Test planning for low-power built-in self test

Abstract

Power consumption has become the most important issue in the design of integrated circuits. The power consumption during manufacturing or in-system test of a circuit can significantly exceed the power consumption during functional operation. The excessive power can lead to false test fails or can result in the permanent degradation or destruction of the device under test. Both effects can significantly impact the cost of manufacturing integrated circuits. This work targets power consumption during Built-In Self-Test (BIST). BIST is a Design-for-Test (DfT) technique that adds additional circuitry to a design such that it can be tested at-speed with very little external stimulus. Test planning is the process of computing configurations of the BIST-based tests that optimize the power consumption within the constraints of test time and fault coverage. In this work, a test planning approach is presented that targets the Self-Test Using Multiple-input signature register and Parallel Shift-register sequence generator (STUMPS) DfT architecture. For this purpose, the STUMPS architecture is extended by clock gating in order to leverage the benefits of test planning. The clock of every chain of scan flip-flops can be independently disabled, reducing the switching activity of the flip-flops and their clock distribution to zero as well as reducing the switching activity of the down-stream logic. Further improvements are obtained by clustering the flip-flops of the circuit appropriately. The test planning problem is mapped to a set covering problem. The constraints for the set covering are extracted from fault simulation and the circuit structure such that any valid cover will test every targeted fault at least once. Divide-and-conquer is employed to reduce the computational complexity of optimization against a power consumption metric. The approach can be combined with any fault model and in this work, stuck-at and transition faults are considered. The approach effectively reduces the test power without increasing the test time or reducing the fault coverage. It has proven effective with academic benchmark circuits, several industrial benchmarks and the Synergistic Processing Element (SPE) of the Cell/B.E.™ Processor (Riley et al., 2005). Hardware experiments have been conducted based on the manufacturing BIST of the Cell/B.E.™ Processor and shown the viability of the approach for industrial, high-volume, high-end designs. In order to improve the fault coverage for delay faults, high-frequency circuits are sometimes tested with complex clock sequences that generate test with three or more at-speed cycles (rather than just two of traditional at-speed testing). In order to allow such complex clock sequences to be supported, the test planning presented here has been extended by a circuit graph based approach for determining equivalent combinational circuits for the sequential logic. In addition, this work proposes a method based on dynamic frequency scaling of the shift clock that utilizes a given power envelope to it full extent. This way, the test time can be reduced significantly, in particular if high test coverage is targeted.

Die fortschreitende Miniaturisierung der Schaltungsstrukturen, die steigende Betriebsfrequenz und die wachsende Komplexität und Fläche führen zu einer ständigen Zunahme sowohl der dynamischen als auch der statischen Verlustleistung hochintegrierter Schaltungen. Zusätzlich ist die Schaltaktivität während des strukturorientierten Tests um nahezu eine Größenordnung erhöht, so daß die dynamische Verlustleistung beträchtlich zunimmt und sowohl die Ausbeute als auch die Zuverlässigkeit beeinträchtigt. Ohne geeignete Gegenmaßnahmen kann die maximale Verlustleistung, die während eines Zeitpunkts im Verlauf des Tests auftritt, deutlich ¨uber derjenigen liegen, die für den Systembetrieb spezifiziert ist. Die maximale momentane Verlustleistung tritt üblicherweise zu Beginn eines Taktzyklus auf. Durch Spannungsabfall am ohmschen Widerstand des Verteilungsnetzwerks enstehen Spannungseinbrüche, induktive Effekte oder Rauschen auf den Signalleitungen der dazu führt, daß auch defektfreie Schaltungen fehlerhafte Ausgaben liefern, aussortiert werden und somit die Ausbeute mindern. Die durchschnittliche Verlustleistung ist die während eines Tests oder eines Testabschnitts umgesetzte Energie dividiert durch die Dauer und kann ohne geeignete Gegenmaßnahmen beträchtlich über derjenigen im Systembetrieb liegen. Die erhöhte Stromdichte und auch die daraus folgende erhöhte Temperatur setzen die Schaltung einem Stress aus, der unkontrolliert die Lebenserwartung verringert. In dieser Arbeit wird eine Methode vorgestellt, welche es erlaubt einzelne bzw. mehrere Prüfpfade vorübergehend zu deaktivieren ohne die Fehlerabdeckung zu beeinträchtigen. Hierdurch wird die Verlustleistung signifikant reduziert und deren Verlauf kann an verschiedene Hüllkurven angepasst werden. In der vorliegenden Arbeit wird gezeigt, dass durch spezielle Entwurfswerkzeuge zur Testplanung, welche die Freiheitsgrade während der Optimierung berücksichtigen, die Verlustleistung deutlich reduziert werden kann.