05 Fakultät Informatik, Elektrotechnik und Informationstechnik
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Item Open Access Einfluss der Abschlussimpedanz von Hochvoltkabeln auf Funkstörgrößen in elektrisch angetriebenen Kraftfahrzeugen(2012) Reuter, Martin; Waible, Manuel; Tenbohlen, Stefan; Köhler, WolfgangIn diesem Beitrag wird die Frage untersucht, welche Auswirkung die Fehlanpassung von Kfz-Hochvoltkabeln auf EMV-Störgrößen in der Komponentenmessung nach CISPR 25 hat.Item Open Access Trends in picture communication(1993) Speidel, JoachimIn the past years significant progress was made with digital transmission of audiovisual services and most interesting trends are visible for the future. Such applications encompass interactive services, like videoconferencing, ISDN-videophone, storage of moving video and audio in computers or on CD, e.g. for multimedia applications. For distribution services, there is an unbroken trend from TV to HDTV. Strong emphasis is on compressed digital video even for transmission to the home.Item Open Access Parameter estimation with additional information(2012) Uhlich, Stefan; Yang, Bin (Prof. Dr.-Ing.)This PhD thesis deals with the problem of estimating unknown parameters from noisy data using additional information. By additional information we denote any domain knowledge that is available to us except the data itself. Such prior domain knowledge very often arises naturally from the estimation problem at hand if the context is taken into account. The motivation to incorporate the prior domain knowledge is twofold: First, it allows us to ensure that the estimate will fulfill physical constraints which are given and second, we can also expect a better estimation performance.Item Open Access Electronic components for optical data communication up to 50 Gbit/s(2013) Ferenci, Damir; Berroth, Manfred (Prof. Dr.-Ing.)There will be three devices with Internet capability for each person on the planet by 2016. Compared to 2011, this is an increase by a factor of three. To satisfy the increasing demand for bandwidth in the future, the data transmission rates in the present mobile, local, metropolitan and wide area networks must be increased. In order to increase the data rate in the installed 10 Gbit/s fiber optical networks, the fiber dispersion must be compensated by an electronic equaliser, such as a Viterbi equaliser. This equaliser requires an ADC with a nominal resolution of 3 bit and a sampling rate of 40 GS/s. In this work, a prototype of this ADC is designed in a 65 nm low power CMOS technology. The architecture of the ADC is a fourfold time-interleaved flash ADC, therefore each channel operates at a quarter of the sampling rate of the complete ADC. Four sample and hold circuits are parallel connected to realise the time-interleaving and the appropriate clock signals are generated by a four-phase clock divider. A differential real-time interface provides the digital output data of each sub-ADC, which results in an interface with 4x3x10 Gbit/s. An FPGA-based measurement system is developed in order to facilitate the characterization of the ADC. A Virtex4 FPGA-board is used, which provides up to 20 high-speed interfaces with a data rate of 6.5 Gbit/s each. This enabled a characterisation of the ADC up to a sampling rate of about 26 GS/s. The feasibility of a hybrid ADC is investigated with the intention of achieving very high sampling rates. The idea is to combine an analogue demultiplexer in indium phosphide technology with two CMOS ADCs to achieve twice the sampling rate of a single ADC and a larger bandwidth, while retaining the effective resolution of the single ADCs. In order to keep the costs of an optical receiver with a hybrid ADC low, it is also investigated whether integration of the demultiplexer and a transimpedance amplifier is feasible. Therefore, a suitable TIA chip is developed for this purpose.Item Open Access New mitigation methods for transient overvoltages in gas insulated substations(2012) Burow, Simon; Riechert, Uwe; Köhler, Wolfgang; Tenbohlen, StefanDuring switching of disconnectors (DS) in GIS a varying number of pre-strikes and re-strikes occur. Due to the very short duration of the voltage collapse, traveling surges are generated in the busbar duct. These very fast transient overvoltages (VFTO) can become the limiting dielectric stress which defines the dimensions at UHV voltage levels. The decision shall be based on the maximum VFTO peak value that occurs with reference to the rated lightning impulse withstand voltage (LIWV) of the equipment. If the maximum VFTO is higher than the LIWV, it is necessary to consider the VFTO level as dimensioning criteria or to suppress VFTO by suitable measures. The main challenges are the reduction in VFTO amplitudes and finally the reduction of the effects of VFTO on the equipment. For the different sources of VFTO and for the different equipment different mitigation methods are known. The damping of VFTO by integration of a damping resistor is a well proven technology. The way to overcome the drawback of such unwieldy designs is to use other internal damping measures. Several methods have been proposed and examined in the past, such as ferrite material or high frequency (RF) resonators. The VFTO damping solution utilizing ferrite rings has been analysed and tested and will be described here. The measurements show that a damping effect can be achieved, but with an important drawback: the magnetic material goes easily into saturation, which complicates the design and reduces its general applicability and robustness. A new approach for damping is to implement compact electromagnetic high-frequency resonators with low quality factor specially designed to cover a wider frequency range. The novelty of this idea is not only to design the resonators but also to dissipate the VFTO energy. The VFTO damping effect of the developed RF resonator tuned to the dominant harmonic component was confirmed by experiments. Rings of a nanocrystalline alloy placed around the GIS conductor were also investigated. Depending on number, material and size of the rings a good mitigation could be achieved.Item Open Access Fabrication and electrical characterization of ultra-thin substrate IGBT(2013) Guhathakurta, JajnabalkyaCurrent topics such as electro-mobility and renewable energy demand the development of power devices with high voltage and current ratings along with minimum switching losses. Amongst the power devices in today’s market, IGBTs have gained a lot of significance in this field over its competitors like Power MOSFETS and Thyristors. Today’s industry has recently taken a huge step in this direction to implement the use of thin-wafer technology for fabrication of IGBTs to reduce the on-resistance. However, this comes with a complexity of handling these thin wafers which demands the need of high end robotics. For research work, accesses to such resources are not feasible and if we are not able to fabricate device which the industry is fabricating today, we cannot add improvements to it and hence the research in this domain becomes restricted. The primary objective of this thesis work is to develop a technology for fabrication of Ultra-Thin substrate IGBT which can be achieved at any standard semiconductor research facility and in the course, reducing the on-resistance of the device wherever possible. The most promising solution was the use of Ultra-Thin Si-membranes as a substrate for fabrication. These Si-membranes were fabricated by anisotropic etching of Si wafers by TMAH. IGBT being a four-layered device, the required layers were deposited on the Si-membrane by MBE to achieve very thin and distinct layers which would minimize the on-resistance. Uniquely the Gate terminal of the device was structured on the sidewall of the mesa structure as opposed to conventional trench gate structures. The device with such dimension and structure was initially simulated by the device simulator ATLAS from Silvaco to verify the working of the device and to have a general idea of what kind of a characteristics to expect from the fabricated device. Thereafter the devices were successfully fabricated at our research facility at IHT. Even though there were numerous technical challenges and difficulties, the technology proved to be robust and we were able to fabricate the first IGBT at IHT even in the first run. The electrical characteristics showed a good forward characteristics of the device with good gate response and high on-current to off-current ratio but the reverse characteristics of the device showed unusual characteristics which is also investigated in this thesis work.Item Open Access Germanium-Zinn Molekularstrahlepitaxie zur Herstellung von L-Band Photodioden(2013) Werner, Jens; Schulze, Jörg (Prof. Dr. habil)Die wichtigsten Lichtwellenlängen für Telekommunikationssysteme sind momentan 1310 nm und 1550 nm. Dies liegt vor allem an der geringen Dämpfung, der zurzeit verwendeten Glasfasermaterialien, bei diesen Wellenlängen. Um moderne Multiplexverfahren (wie z.B. dem Dichte-Wellenlängen-Multiplex-Verfahren (DWDM)) verwenden zu können werden vor allem Betriebswellenlängen zwischen 1530 nm und 1625 nm, den sogenannten C- und L-Bändern, benötigt. Die dann eingesetzten optoelektronischen Bauelemente müssen ihren Arbeitsbereich ebenfalls in diesen Wellenlängenbereichen haben. Damit Halbleiterbauelemente kostengünstig hergestellt und ebenso für On-Chip Kommunikation eingesetzt werden können, ist eine Realisierung dieser Bauteile auf Silizium notwendig. Silizium ist das Rückgrat der CMOS-Technologie, was vor allem an den Materialkosten und der Verfügbarkeit des Grundmaterials liegt. Somit ist es sinnvoll, dass zukünftige optoelektronische Bauelemente vollständig siliziumkompatibel sind. Das Problem bei der Verwendung von Silizium ist, dass Silizium aufgrund seiner Bandlücke zwar vor allem im Bereich von ultravioletten und nahem Infrarot (~1000 nm) Licht empfindlich ist, jedoch für Wellenlängen von > 1100 nm transparent ist. Eine Ausweitung der optischen Empfindlichkeit kann durch Beimischungen von hohen Anteilen an Germanium (> 90 %) erreicht werden. So konnte vor allem in den letzten Jahrzehnten, durch eine ständig steigende Qualität von Silizium-Germanium-Heterostrukturen, Photosensoren hergestellt werden für den wichtigen Lichtwellenlängenbereich von 1310 nm und 1550 nm. Der Vorteil an Germanium ist dabei, dass es auf Silizium vollständig integrierbar ist. Jedoch ist auch die optische Empfindlichkeit von Germanium bei 1550 nm nicht besonders hoch. Erste Berechnungen in den frühen 90ern Jahren zeigten, dass durch eine Beimischung von Zinn, die optische Empfindlichkeit von Germanium bei 1550 nm erheblich erhöht werden kann und es zudem zu einer Verschiebung der optischen Empfindlichkeit zu größeren Wellenlängen > 1550 nm kommt. Die wesentlichen Probleme bei der Herstellung von Germanium-Zinn-Legierungen sind unter anderem die sehr hohe Gitterfehlpassung von 14,7% zwischen Germanium und Alpha-Zinn, die hohen Segregationseigenschaften von Zinn, sowie die geringe Löslichkeit (<1%) von Zinn in Germanium. Hier setzt diese Arbeit an und soll mögliche Lösungsvarianten für die Herstellung von Germanium-Zinn Legierungen durch das Vorstellen von verschiedenen Wachstumskonzepten, basierend auf dem Verfahren der Molekularstrahlepitaxie, geben. Ein wesentlicher Bestandteil dieser Arbeit ist die Untersuchung von Germanium-Zinn-Legierungen mit Zinnanteilen von bis zu 2,7 %, die mittels eines Tieftemperaturschritts hergestellt wurden. Es wird gezeigt, dass durch das Wachstum bei einer Substrattemperatur von TSub = 85°C die Herstellung von Germanium-Zinn-Legierungen mit homogenem Zinneinbau gelingt. Dabei wurden die hergestellten Schichten sowohl in Hinblick auf die Segregationseigenschaften von Zinn und dem Verspannungszustand der Germanium-Zinn-Schicht untersucht. Aus den experimentellen µ-Ramanspektroskopie-Daten wurde eine Auswertemethode basierend auf der Verschiebung des Ge-Ge-Signals bezüglich des Verspannungszustands und des Zinn-Anteils entwickelt. Damit steht nun eine schnelle, quantitative und nicht zerstörende Untersuchungsmethode für die Germanium-Zinn-Legierungen zur Verfügung. Der Verspannungszustand der Germanium-Zinn-Schichten wird unter anderem durch die Qualität der eingesetzten virtuellen Germanium-Substrate bestimmt. In Untersuchungen der Temperaturstabilität von Germanium-Zinn-Schichten konnte gezeigt werden, dass mit Zinn-Ausscheidungen in Germanium-Zinn-Schichten erst ab einer Temperatur von > 650°C zu rechnen ist. Die Germanium-Zinn-Dioden zeigen die zu erwartende theoretische Verschiebung der optischen Empfindlichkeit zu größeren Wellenlängen und eine Erhöhung der optischen Empfindlichkeit bei 1550 nm im Vergleich zu einer gewöhnlichen Germanium-Diode. Der Vorteil der hergestellten Dioden ist, dass diese nicht nur als Sensor eingesetzt werden können, sondern ebenfalls als Emitter. Dabei strahlt die Diode ebenfalls vermehrt Licht aus im Bereich > 1550 nm als eine vergleichbare Germaniumdiode. Durch den zusätzlichen Aspekt, dass sich bei einem Zinngehalt von ungefähr 6-7 % der indirekte Halbleiter von Germanium zu einem direkten Germanium-Zinn-Halbleiter wandelt, scheint die Herstellung von zukünftigen Silizium basierten Germanium-Zinn-Lasern durchaus möglich. In dieser Arbeit konnte neben neuen Wachstumsmethoden für Germanium-Zinn-Legierungen auch das große Potential von Germanium-Zinn für die Realisierung von optoelektronischen Bauelementen in den Wellenlängenbändern C und L gezeigt werden.Item Open Access Assessment of overload capabilities of power transformers by thermal modelling(2011) Schmidt, Nicolas; Tenbohlen, Stefan; Skrzypek, Raimund; Dolata, BartekThis contribution presents an approach to determine the overload capabilities of oil-cooled power transformers depending on the ambient temperature. For this purpose the investigated method introduces a simplified, empirical based thermal model that predicts changes in oil temperature with high accuracy. This model considers the entire transformer as a single, homogenous tempered body with a certain thermal capacity. All electrical losses are perceived as an input of equally distributed heat and assumed to be the sum of the load and no-load losses given by the transformer design. In contrary to earlier approaches the heat exchange with the ambience is modelled as a complex function depending first of all on the temperature difference between the transformer and its surroundings. Furthermore, the loading rate, material properties, levels of temperatures and emerging temperature gradients are taken into account as influencing factors determining the heat exchange. To display the behaviour of a specific transformer, the model employs several empirical factors. For determination of these empirical factors an evaluation time of two to four representative weeks of transformer operation is found to be sufficient. To validate the created model and test its operational reliability, measuring data from several ONAN- and ONAF-transformers are consulted. These data sets comprise the top oil and ambient temperature as well as the loading rate and the status of the cooling system. Furthermore, the corresponding name plate data is integrated. Subsequently to the calculation of the top oil temperature, the maximum constant loading rate resulting in a hot-spot temperature below critical level is determined based upon the remarks of IEC 60076 - 7 [1]. Finally, a characteristic linear function for each investigated transformer displaying the maximum loading rate depending solely on the ambient temperature is derived. In case of the investigated ONAN- and ONAF-transformers within a power range of 31.5 - 63 MVA, significant overload potentials could be disclosed.Item Open Access Digitaler elektronischer Entzerrer für die optische Datenübertragung mit bis zu 43 Gbit/s(2012) Veigel, Thomas; Berroth, Manfred (Prof. Dr.-Ing.)Der Bandbreitenbedarf heutiger Kommunikationssysteme steigt immer weiter an, da Anwendungen wie z.B. schnelles Internet, Fernsehen über das Internet und hochauflösende Bildqualität vom Endverbraucher immer stärker nachgefragt werden. Daher ist ein gut ausgebautes Kernnetz der Telekommunikationsanbieter erforderlich, welches in der Regel auf Glasfaserleitungen basiert. Es müssen Konzepte entwickelt werden, die es ermöglichen, unter Weiterverwendung der vorhandenen Kabelnetzinfrastruktur die Datenrate signifikant zu erhöhen. Wirtschaftliche Aspekte spielen hierbei eine große Rolle, damit sich die neuen Breitbanddienste erfolgreich am Markt etablieren. Die Telekommunikationsanbieter sind daher dabei ihr Kernnetz von 10 Gbit/s auf 40 Gbit/s umzustellen. Bei bereits verlegten Glasfaserleitungen treten bei diesen Datenraten Polarisationsmodendispersion und chromatische Dispersion auf. Zur Korrektur dieser Effekte wird ein elektronischer Entzerrer, der sich adaptiv an den Kanal anpasst, vorgeschlagen. Der elektronische Entzerrer wird in einer 90 nm CMOS-Technologie entworfen, da CMOS-Technologien aus wirtschaftlichen Gründen bei Massenproduktion und beim Energieverbrauch Bipolartechnologien überlegen sind. Die statische CMOS-Logik zeichnet sich gegenüber Pseudo-NMOS und CML durch einen besonders niedrigen Energieverbrauch aus. Als Entzerrerkonzept wird das trellisbasierte MLSE-Verfahren mit dem Spezialfall des Viterbi-Algorithmus gewählt. Die Implementierung erfolgt nach einem Blockdekodierverfahren, bei dem sowohl Pipelining und Parallelisierung eingesetzt werden. Da für die kombinatorische Logik eine Taktfrequenz von über 1 GHz angestrebt wird, ist eine 32-fache Parallelisierung notwendig. Die Verarbeitung erfolgt in vier parallel geschalteten systolischen Blockdekodern. Die Umsetzung des Viterbi-Algorithmus erfolgt mit speziellen Recheneinheiten. Das charakteristische Trellisdiagramm lässt sich mit Hilfe sogenannter Addier-Vergleichs-Auswahleinheiten realisieren, die wiederum aus Addierern, Subtrahierern und Multiplexern aufgebaut sind. Die Bestimmung der Zweigmetriken erfolgt Hilfe einer im Betrieb aktualisierbaren Wertetabelle. Die Rückverfolgung des kürzesten Pfades geschieht mittels Multiplexern und Flipflops. Über Minimumauswahlschaltungen werden die vier systolischen Blockdekoder miteinander verknüpft. Um die Ein- und Ausgangsschnittstelle schlank zu halten, werden Demultiplexer und Multiplexer eingesetzt. Der Viterbi-Entzerrer wird anhand eines Bottom-up-Entwurfs aufgebaut. Es werden zunächst CMOS-Grundgatter entworfen, die um den Faktor 2 schneller sind als die Standardzellen des Halbleiterherstellers. Aufgrund dieses Geschwindigkeitsvorteils reduziert sich die Chipfläche, was sich in niedrigeren Maskenkosten niederschlägt. Der Zeitaufwand für einen Full-Custom-Entwurf ist damit begründet. Die schnellen Ein- und Ausgangsschnittstellenschaltungen werden in CML-Logik erstellt, da hierfür die statische CMOS-Logik zu langsam ist. Daher sind Pegelkonversionsschaltungen notwendig. Aus den Grundgattern werden komplexere Logikbausteine wie z.B. Volladdierer, Speicherzellen und Flipflops erstellt. Diese Komponenten werden auf Transistorebene simuliert, um die Verzögerungszeit zu ermitteln. Verschiedene Addiererarchitekturen werden verglichen, um herauszufinden welche sich für Additionen mit Wortbreiten von 8 bit besonders eigenen. Als besonders aussichtsreich stellt sich in diesem speziellen Anwendungsfall ein Paralleladdierer mit sukzessiver Übertragskorrektur heraus, da dieser hinsichtlich Verzögerungszeit, Flächenaufwand und Stromverbrauch optimal ist. Für die Umsetzung der Wertetabelle als Teil einer Zweigmetrikrecheneinheit werden statische Speicherzellen gegenüber dynamischen Speicherkonzepten bevorzugt. Zur Korrektur der zeitvarianten Dispersionseffekte ist eine Statistikschnittstelle vorgesehen, über die eingehende verzerrte Symbole und die dazugehörigen entzerrten Bits ausgegeben werden. Mittels einer Histogrammmethode lassen sich über eine Kostenfunktion neue Zweigmetriken bestimmen. Die Berechnung der neuen Metriken erfolgt jedoch mit Hilfe einer externen Schaltung. Die neuen Metriken können im laufenden Betrieb aktualisiert werden. Der in dieser Arbeit vorgestellte Viterbi-Entzerrer wird einer 90 nm CMOS-Technologie prozessiert und erfolgreich bei Datenraten von bis zu 32 Gbit/s vermessen. Dies ist ungefähr dreimal so schnell wie kommerziell verfügbare Produkte. Eine Messung bei höheren Datenraten ist aufgrund der Limitierung des Messsystems nicht möglich. Die Leistungsaufnahme beträgt bei einer Datenrate von 32 Gbit/s 2,39 W. Die aufgewendete Energie für die Verarbeitung von einem Bit beträgt 75 pJ/bit. Dies ist eine Verbesserung um den Faktor 2,5 bis 4,6 bisheriger Veröffentlichungen. Setzt man die Chipfläche in Relation zum Durchsatz, erhält man einen Wert von 0,178 mm²/Gbit/s, was einer Verbesserung um etwa Faktor 5 entspricht.Item Open Access Laterally diffused metal oxide semiconductor transistors on ultra-thin single-crystalline silicon(2011) Asif, Ali; Burghartz, Joachim (Prof. Dr. -Ing.)In dieser Arbeit werden die Integration und Optimierung von Lateral Diffundierten Metall-Oxid-Halbleiter (LDMOS)-Transistor-Strukturen auf ultra-dünnen (20 µm) ChipfilmTM Substraten vorgestellt. Die Eigenschaften dieser extrem flach ausgeführten LDMOS-Transistoren werden mithilfe der Simulationswerkzeuge Atlas und Athena von Silvaco eingestellt, optimiert und im Hinblick auf die Einflüsse von Prozessparameterschwankungen untersucht. Der Herstellungsprozess der Chipfilm™-Substrate beginnt mit einem herkömmlichen Bulk-Silizium-Wafer der an der Oberfläche eine 1-2 µm tiefe p+-Schicht erhält. Darauf wird eine epitaktischen Schicht gewachsen, mit der die Chipdicke eingestellt wird. Die sich mit der hohen Epitaxietemperatur ergebende Ausdiffusion aus der vergrabenen p+-Schicht kann die Funktion des LDMOS-Transistors, der in die Epitaxieschicht integriert wird, nachteilig beeinflussen und wird deshalb über den Prozesssimulator Atlas nachgebildet. Die n-Wanne und die n-Implantation des Driftgebietes werden im Herstellungsprozess kombiniert. Hierfür wird ein einziger Diffusionsschrittt bei 1150 OC für 900 Minuten eingesetzt. Das thermische Budget ist so gewählt, dass die vertikale Ausdiffusion von Bor aus der vergrabenen p+-Schicht tolerierbar bleibt. Shallow Trench Isolation (STI) wird verwendet, um gewünschte Dicke des Feldoxids bei einem minimalen thermischen Budget zu erreichen. Eine Implantation zur Einstellung der Schwellenspannung wird nur für den NLDMOS ausgeführt. Das 15 nm dicke Gate-Oxid ist kombiniert mit dem Gateoxid der Niederspannungs Transistoren der 0,5-µm-CMOS-Technologie bei IMS CHIPS. Die Materialabscheidungen für Poly-Gate und Spacer, sowie die Drain- und Source-Implantationen werden mit mithilfe von Standard-Prozessschritten durchgeführt. Der Prozessablauf ist ansonsten vollständig kompatibel mit dem der Hochspannungs-LDMOS-Technologie von IMS CHIPS. Die Eingangs- und Ausgangskennlinien der NLDMOS und PLDMOS werden mithilfe von Messungen auf dem ungesägten Wafer bestimmt Die Kanalbreiten von NLDMOS und PLDMOS betragen 50 µm bzw. 100 µm. Die Kanallänge ist in beiden Fällen 9 µm. Die Messergebnisse zeigen, dass NLDMOS sowohl auf ChipfilmTM Wafern als auch auf Bulk-Referenz-Wafer erwartungsgemäß funktionieren. Der NLDMOS weist eine Durchbruchspannung von > 100 V mit einem Drainstrom von ca. 4,5 mA auf, der etwa halb so groß wie der aus der Simulation erwartete Strom ist. Auf Bulk-Referenz-Wafern ist die Durchbruchspannung der PLDMOS Transistoren etwa 50 V bei einem Drainstrom von ~ 0,3 mA, was 10-mal geringer ist als der simulierte Wert. Auf ChipfilmTM Wafern weisen die PLDMOS Transistoren keine Funktionalität auf. Nach den Messungen auf dem Wafer werden Gräben an den Chip-Kanten geätzt und die ultra-dünnen Chips mithilfe des Pick, Crack & PlaceTM - Verfahrens vom Trägerwafer abgelöst. Die Chips werden auf drei verschiedenen Substraten aufgebaut, auf einem freien Silizium-Wafer, in einem 24-poligen Keramik-Gehäuse und auf einer Polyimid-Folie. Die elektrischen Eigenschaften werden in jedem Fall zunächst im flachen Zustand gemessen. Der Abfall des Drain-Stroms wird als Indikator des Grades der Eigenerwärmung verwendet. Der Abfall des Drain-Stroms infolge Eigenerwärmung ist minimal (10%) beim Bulk Referenz-Wafer. Beim ChipfilmTM -Wafer ist der Wert erhöht auf 24%, d.h. der thermische Widerstand ist in diesem Fall beinahe 3-mal höher als der des Bulk Referenz-Wafers. Der Grund für diesen Unterschied ist der effektiv höhere thermische Widerstand im Bereich der vergrabenen Hohlräume auf den ChipfilmTM Wafern, die den Wärmefluss von der aktiven Schicht zum gekühlten Substrat hin erhöhen. Auf Polyimid-Folie beträgt der Abfall des Drain-Stroms sogar 35%. Der interne Temperaturanstieg berechnet sich zu mindestens 13 OC für den Bulk-Referenz-Wafer und bis zu 40 OC im Falle der Polyimid-Folie. Die Chips auf Folien sind auch unter Biegebeanspruchung gemessen worden. Der Biegeradius wird von 100 mm bis 7,5 mm variiert, was einer Zugspannung von bis zu 200 MPa entspricht. Die Messungen werden sowohl für Längs-und Querrichtung durchgeführt, um so longitudinalen sowie transversalen Stress relativ zu Stromfluss in Kanal einzuprägen. Der NLDMOS zeigt die erwartete Zunahme des Drain-Strom in beiden Fällen, wobei der größere Anstieg für die longitudinale Ausrichtung gemessen wird.