Universität Stuttgart
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Item Open Access Low-field chip-based Overhauser dynamic nuclear polarization platforms(2026) Yang, Qing; Anders, Jens (Prof. Dr.)Item Open Access Methodology to qualify batteries for safety-critical vehicle applications(2025) Conradt, Rafael; Birke, Kai Peter (Prof. Dr.-Ing.)Item Open Access Position sensor and control system for micro hydraulic drives in surgical instruments(Stuttgart : Fraunhofer Verlag, 2019) Comella, Laura; Bauernhansl, Thomas (Univ.-Prof. Dr.-Ing.)This work is focused on the research and development of a sensor that permits the control of the movement of a hydraulically driven laparoscopic instrument tip and opens the way towards a new interpretation of surgical instruments. In the new vision the instrument is able to execute automatically preprogrammed tasks, without the constant involvement of the surgeon in the instrument control. After an analysis on the state of the art for laparoscopic instruments and a revision of the relevant literature on sensors for displacement measurement, the coaxial cylindrical capacitive method was identified as the most suitable solution for the application analyzed. This sensor configuration can be integrated directly into the hydraulic cylinder without the need of additional parts. The feasibility of the coaxial cylindrical capacitive sensor is theoretically analyzed, validated with FEA simulation and then characterized experimentally. Relevant is the fact that the tests are run with two different hydraulic cylinders, a mini hydraulic and a micro hydraulic cylinder, to demonstrate the scalability of the sensor and its adaptability to instruments of different size. The experimental results match the simulations and confirm the sensor´s behavior also on experimental level. The sensor is than integrated in a closed loop system to test its suitability for controlling the position of the instrument tip in a scenario as close as possible to the real one. For this reason, a hydraulic drive, which permits the movement of the instrument tip, is designed. The full hydraulic drive system is modeled and this model is used to design a feedback control. The designed controller is initially proven through simulation. Afterwards it is tested with experiments proving the correspondence between simulated and real world behavior of the system.Item Open Access Novel characterization techniques for the study of the dynamic behavior of silicon carbide power MOSFETs(2022) Salcines, Cristino; Kallfass, Ingmar (Prof. Dr.-Ing.)This dissertation provides insight into the dynamic behavior of SiC power MOSFETs from their inherent static IV and CV characteristics. While conventional dynamic measurements extracted from a DPT or a similar dynamic test-bench yield accurate quantitative data, the static IV and CV characteristics of a power semiconductor device offer more qualitative information to delve into the root mechanisms responsible for its dynamic behavior. Conventional characterization techniques are limited to power levels way below those which the power device withstands in the application. As a result, the static IV and CV characteristics attained by available measurement solutions are reduced to a limited scope of bias conditions insufficient to infer information about the dynamic behavior of the power device. This work tackles this gap and proposes novel measurement techniques that enable the characterization of the static IV and CV characteristics of SiC power MOSFETs at the full range of bias conditions the power device goes through in the application. Iso-thermal IV characteristics of a commercially available SiC power MOSFET are measured up to 40 kW power (instantaneous 50 A and 800 V) at junction temperatures ranging from 25°C to 175 °C. The CV characteristics are mapped at drain-source and gate-source bias combinations of VDS = 0 - 40 V and VGS = 0 - 20 V, respectively, at junction temperatures ranging from 25°C to 150 °C. The results of these measurements reveal unique insights into the electrical characteristics of SiC power MOSFETs which impact their performance in the application and explain unclear phenomena observed in their dynamic behavior. On the one hand, the intrinsic capacitances of the SiC power MOSFET extend their non-linearity, function of both VGS and VDS, to the saturation region of the power device. Moreover, they are also affected by the junction temperature of the power device. The impact of these in the voltage commutation speed of the device under different switching conditions is thoroughly analyzed in the thesis. On the other hand, the IV characteristics of the SiC power MOSFET reveal the existence of short channel effects that drastically affect the transconductance of the power device in its high voltage saturation region. Furthermore, the measurements show a positive temperature coefficient of the drain current in the high voltage saturation region of the SiC power device, attributed to the density of trap energy states in the SiC/SiO2 interface. These effects effectively lower the plateau voltage of the device and lead to faster current commutation speeds in the application than those expected from the datasheet values. The insights revealed by the proposed characterization techniques are intended to help fine-tune semiconductor technology processes and improve the accuracy of simulation models to achieve a higher grade of optimization in the design of future SiC-based energy conversion circuits.Item Open Access Digital pre- and post-equalizers for in-car data transmission over plastic optical fibers(2014) Voigt, Yixuan; Speidel, Joachim (Prof. Dr.-Ing. )Lately, a hot topic in the automobile industry is the development of the in-vehicle infotainment communication network based on the media oriented system transport (MOST) standard, where a cost-effective optical physical layer composed of light emitting diodes (LED), plastic optical fibers (POF) and positive-intrinsic-negative photodiodes (PIN PD) is used by the in-car network. The latest MOST150 standard has specified a transmission speed of 150 Mbit/s, while the next MOST generation is targeted at multi-Gbit/s. Obviously, the very limited bandwidth of the current physical layer will weigh on the future MOST generations. However, it is important to evaluate the potential of the current physical layer, for the reason that the car-manufacturers may continue using the low-cost and easily operable POFs and LEDs. The objective of this dissertation is to increase the data-rate for the next MOST generation from 150 Mbit/s to 2 ∼ 3 Gbit/s, based upon the current MOST150 optical physical layer. The main emphasis lies in investigating electronic signal processing techniques to detect the multi-level pulse-amplitude modulated (MPAM) signal transmitted through the noisy dispersive POF-based optical channel. To be specific, four different transmission schemes are studied respectively: the post-equalization scheme using either linear or decision-feedback equalizer, the joint pre- and post-equalization scheme, the non-linear Tomlinson-Harashima precoding (THP) scheme, and the bidirectional decision feedback equalization (BiDFE) scheme. In the BiDFE scheme, a novel trellis-based BiDFE (TB-BiDFE) equalizer is proposed. Their performances are investigated by means of theoretical analysis and computer simulations. As will be shown, with the help of electronic equalizers and error-correcting code, the final bitrate is able to reach 3 Gbit/s over a 10 m standard step-index POF, despite the use of a low-cost LED transmitter.Item Open Access Ultra-broadband analog demultiplexer for optical and wireline receivers(2024) Thomas, Philipp; Berroth, Manfred (Prof. Dr.-Ing.)Metropolitan internet nodes, data centers, and mobile base stations build the backbone of our modern information-based infrastructure. Wavelength, polarization, time, and space division multiplexing are effective means to increase optical channel data rates between these stations. To enable new Ethernet standards with 800 Gbit/s and 1.6 Tbit/s, electronic receivers need faster analog front ends than today. Silicon-Germanium (SiGe) bipolar transistor technologies can provide the necessary performance and can contribute to cost-efficient receivers integrated with digital signal processors (DSP) with complementary metal-oxide semiconductors (CMOS) that feature smallest structures of down to 5 nm as of today. This work presents the design of analog demultiplexers (ADeMUX) in two different variants, which can realize this promise through presampling. The voltage mode (VM) version of the ADeMUX employs switched preamplifiers to slice the input signal and reduce the required sampler bandwidth, as well as switched emitter followers as sampling elements for this purpose, resulting in a significant overall bandwidth increase. The measured bandwidth of this ADeMUX version is higher than 57 GHz at 128 GS/s and represents a record value at such a high sampling rate. Furthermore, the clock duty cycle of 50% in the VM ADeMUX is simple to realize in the clock driver and allows to operate this device at up to 200 GS/s in experiments, which is the highest sampling rate reported in silicon technology. The current mode (CM) version of the ADeMUX integrates a signal current onto a hold capacitance to generate an equivalent voltage. Each of the four output channels uses 25% of their total clock period for this current integration. Another 25% are dedicated to removing the accumulated charge and thus resetting the voltage on the hold capacitance after the hold mode. The characterization of the CM ADeMUX shows 36 GHz bandwidth at 128 GS/s input sampling rate, as well as more than 3 bit accuracy up to 50 GHz. In a data transmission experiment with digital predistortion, four-level pulse amplitude modulation, and digital postprocessing, this analog front end shows the reception of data at 256 Gbit/s for the first time in a silicon technology. Overall, the realized ADeMUX devices in SiGe technology could contribute to extending data rates in coherent optical transmission channels to more than 1 Tbit/s per wavelength without having to sacrifice the high integration density of CMOS DSPs.Item Open Access Design of frequency-converting monolithic integrated circuits for millimeter-wave applications(2022) Grötsch, Christopher; Kallfass, Ingmar (Prof. Dr.-Ing.)This thesis focuses on how to efficiently utilize the low terahertz spectrum in the frequency range from 220 to 325 GHz, also called H-band. This work presents an introduction on several techniques necessary for designing frequency-converting monolithic millimeter-wave integrated circuits for this frequency range. Six different frequency-converter MMICs in a 35 nm gate-length InGaAs mHEMT technology are presented: a nonlinear resistance up- and down-converter, a dual-gate up and down-converter, a gate-pumped transconductance up-converter and a half Gilbert cell up-converter. Each design is explained in detail, their advantages and their disadvantages are evaluated. Three examples will be given where a selection of the frequency-converter architectures are integrated with other functional stages like frequency multipliers and amplifiers to form a millimeter-wave transceiver: a highly linear FMCW radar receiver with a 50 GHz bandwidth, a heterodyne communication receiver facilitating multi-channel transmissions with carrier aggregation at W-band and a homodyne communication receiver with an integrated antenna for low-cost assembly on a PCB. Thereby, this thesis provides insight into the design considerations of terahertz frequency converters, the trade-off of different circuit architectures and topologies for certain applications, the obstacles that can occur during their development and approaches to overcome them.Item Open Access Ultra-high-speed digital-to-analog converter for optical communications(2019) Huang, Hao; Berroth, Manfred (Prof. Dr.-Ing.)In der vorliegenden Dissertation wird die Schaltungstechnik für schnelle DACs untersucht und ein DAC mit einer Umsetzungsrate bis zu 100 GS/s und 8 bit nomineller Auflösung in 28 nm CMOS Technologie entworfen. Um die Ausgangsbandbreite zu erhöhen, ist die Ausgangsstufe mit einer verteilten Struktur konstruiert. Dabei sind das Stromsummationsnetzwerk und die Taktverteilung an der DAC-Ausgangsstufe mittels künstlich konstruierten Leitungen realisiert, um die parasitären Kapazitäten auf die künstliche Leitung zu verteilen. Für die Charakterisierung des DACs ist ein 1 kByte Speicher integrierte, der zyklisch ausgelesen werden kann, um die Eingangsdatenströme für den DAC zu erzeugen. Die maximale Bandbreite beträgt 13 GHz bei einer Abtastrate von 100 GS/s. Die effektive Anzahl von Bits (engl. effective number of bits, ENOB) beträgt 5,3 bit bei niedrigen Ausgangsfrequenzen und reduziert sich auf 3,2 bit bei 24,9 GHz mit einer Abtastraten von 100 GS/s.Item Open Access Performance analysis of rate adaptive wireless communication system with regenerative relaying using low density parity check codes(2019) Chaoudhry, Bushra Bashir; Speidel, Joachim (Prof. Dr.-Ing.)Item Open Access Analog-Digital-Umsetzer für die hochbitratige Datenübertragung(2014) Lang, Felix; Berroth, Manfred (Prof. Dr.-Ing.)Diese Arbeit befasst sich mit der Theorie, der Entwicklung und der Vermessung von hochbitratigen CMOS-Analog-Digital-Wandlern. Dabei liegt durch die Entwicklung von zwei Parallel-A-D-Wandlern ein besonderer Fokus auf dieser Wandlerstruktur und auf Schaltungskomponenten zur Erweiterung dieser Architektur. Basierend auf dem Projekt 100GET werden zwei Parallelwandler mit nominaler Auflösung von 6 bit und einer Zielwandlerrate von 25 GS/s konzipiert und aufgebaut. Die A-D-Wandler besitzen Echtzeitschnittstellen, welche nicht nur zum Test, sondern auch für Echtzeit-Übertragungsexperimente verwendet werden können. Aufgrund der daraus resultierenden hohen Ausgangsdatenraten wird ein eigenes Messsystem auf Basis eines FPGA realisiert. Die Wandler an sich lassen sich als Einzelblöcke direkt mit großen digitalen Rechenkernen auf einem Chip integrieren, wodurch sich sowohl die Kosten als auch die Komplexität im Vergleich zu Multichipmodulen stark reduzieren. In Kapitel 1 werden die Anwendungsgebiete von schnellen A-D-Wandlern vorgestellt und es wird aufgezeigt, dass den Wandlern in aktuellen und wohl auch zukünftigen Übertragungs-, Mess- und Radarsystemen eine Schlüsselposition zufällt. Durch die Verlagerung immer mehr analoger Funktionen in den Bereich der digitalen Signalnachverarbeitung werden die Anforderungen an die Schnittstelle zwischen analoger und digitaler “Welt“ immer größer. Weiterhin werden in diesem Kapitel die Ziele des zugrundeliegenden Projekts 100GET erläutert, woraus sich direkt die Anforderungen an die entworfenen Testwandler ADU V1 und ADU V2 ergeben. Grob lassen sich die Anforderungen direkt aus dem gewünschten Funktionsbaustein ablesen. Dies ist ein 25 GS/s 6 bit Parallelwandler mit einer Bandbreite über der Nyquistfrequenz, Echtzeitschnittstellen, einer niedrigen Leistungsaufnahme unter 3 W und einem niedrigen Flächenbedarf unter 1 mm in einer 90 nm CMOS-Technologie. Kapitel 2 befasst sich mit den theoretischen Grundlagen. Dazu werden zunächst verschiedene A-D-Wandlerstrukturen mit ihren jeweiligen Merkmalen vorgestellt, die geeignet sind, hohe Abtastraten zu erzielen. Dazu zählen neben Mehrschritt-, Hybrid- bzw. Faltungs- und Parallel-A-D-Wandlern auch stark zeitverschachtelte langsamere Umsetzertypen, wie beispielsweise A-D-Wandler mit sukzessivem Approximationsregister. Anschließend werden die wichtigsten statischen und dynamischen Eigenschaften und Charakteristika von A-D-Wandlern - wie beispielsweise die integrale und differentielle Nichtlinearität (INL und DNL), das Signalzu-Rausch-und-Störverhältnis (SNDR) oder die effektive Auflösung (ENOB) -erläutert. Abschließend werden verschiedene Störeinflüsse, wie beispielweise Schwellenspannungsverschiebungen über der Temperatur, beschrieben. Dabei liegt hier der Fokus vor allem auf Einflüssen und Effekten, welche in CMOS-Schaltungen auftreten. Im folgenden Kapitel 3 wird die Parallel-A-D-Wandler-Architektur genauer erläutert und vertieft. Verschiedene Konzepte zur Erweiterung der einfachen ParallelArchitektur, wie beispielsweise eine die Auflösung erhöhende Interpolation, werden eingeführt. Anschließend werden die erläuterten Konzepte auf zwei A-DWandler-Testchips umgesetzt. Der erste Wandler ADU V1 ist als zweifach zeitverschachtelter Umsetzer mit Interpolation von 3 auf 6 bit in einer 90 nm CMOSTechnologie ausgeführt. Zusätzlich sind die Pegel der Referenzspannungsleiter mithilfe von kleinen Digital-Analog-Umsetzern (DAU) kalibrierbar. Dies hat den großen Vorteil, dass kein direkter Eingriff in den analogen Pfad des Wandlers erfolgt und somit fast keine negativen Effekte, wie beispielsweise ein Bandbreiteverlust durch die Kalibrierungseingriffe, auftreten. Weiterhin wird ein gegenüber Blasenfehlern nicht empfindlicher Thermometer-zu-Binär-Kodierer eingebaut, welcher auf einer direkten Multiplexerstruktur basiert. Aufgrund der hohen Wandlungsraten in den Sub-ADUs in ADU V1 kommt es zu einer Bandbreitenbegrenzung durch die Sub-ADUs selbst. Die zweite Wandlerversion ADU V2 beruht weitestgehend auf den bereits in ADU V1 vorgestellten und umgesetzten Konzepten und Komponenten. Allerdings wird anstatt einer zweifachen eine vierfache Zeitverschachtelung gewählt, da sich so die harten Geschwindigkeitsanforderungen von 12,5 GS/s pro Kanal auf 6,25 GS/s reduzieren lassen. Weiterhin wird vor den parallelen Komparatoren eine Baumstruktur implementiert, welche aus linearisierten Verstärkern aufgebaut ist. Die Linearisierung erfolgt durch eine Source-Degeneration des differentiellen nFET-Paares einer CML-Grundzelle. Durch die Degenerationswiderstände sind die Verstärker ebenfalls mithilfe von DAUs kalibrierbar. Durch einseitiges Einbringen von Kalibrierungsströmen am differentiellen NMOS-Paar der CML-Verstärker kann der Nulldurchgang verschoben werden. Beidseitiges Einbringen von Strömen führt zu einer Erhöhung der Verstärkung. Die Baumstruktur führt zu einer Reduzierung der Eingangskapazität des Gesamtwandlers. Auch rein digitale Schaltungsteile, wie die zur Synchronisierung mit dem Messsystem benötigten Pseudozufallszahlengeneratoren, werden vorgestellt. Für ADU V1 ist eine direkte PRBS-Struktur ausreichend, während für ADU V2 aus Taktungs- und Synchronisierungsgründen eine modifizierte Halbraten-PRBSStruktur bevorzugt wird. Nach Behandlung der Schaltungskonzepte und Blockschaltbilder folgen bei beiden Wandlern eine kurze Erläuterung zum Maskenentwurf, ein Foto der fertig prozessierten Wandler-Chips und die jeweiligen erzielten Simulationsergebnisse. Die Simulation der extrahierten Maskenentwurfsnetzlisten mit Rauscheffekten zeigt für beide Wandler eine Auflösung von 5 bit bei niedrigen Eingangssignalfrequenzen. Bei Wandler ADU V1 ergibt sich durch Bandbreitenbeschränkungen eine Reduktion auf zum Teil 3,4 bit bei höheren Frequenzen. ADU V2 zeigt bis zur Nyquistfrequenz und darüber hinaus ENOB-Werte über 5 bit. Die Vermessung und die ihr zu Grunde liegende Implementierung einer geeigneten Echtzeit-Messumgebung zeigt Kapitel 4. Aufgrund von sehr hohen Kosten kommerzieller Systeme zur Vermessung von schnellen A-D-Wandlern wird für die Vermessung der in Kapitel 3 vorgestellten Wandler ein am INT entwickeltes Messsystem verwendet. Dieses basiert auf der Nutzung eines Virtex4 FPGAEvaluationsboards ML423 von Xilinx. Das VHDL-Design GIMP und die auf Pseudozufallszahlenfolgen basierende Synchronisierungssroutine werden mit den zugrundeliegenden Mechanismen erläutert. Weiterhin werden die entwickelten Messaufbauten dargestellt und erläutert. Für erste Funktionstests wird eine kleine Taconic-Platine mit Kühlmöglichkeit durch ein Peltierelement entworfen. Dieser Aufbau ermöglicht jedoch nicht die Vermessung der maximal möglichen Wandlerrate der ADUs, da die maximalen Ausgangsdatenraten der Wandler von 12,5 Gbit/s nicht von den Schnittstellen des FPGA-Boards detektiert werden können. Die ADU-Chips werden bei diesem Aufbau durch eine Aussparung in der Platine direkt auf das Peltierelement geklebt und durch Gold-Bonddrähte mit der Platine verbunden. Der zweite Messaufbau basiert auf einem Dünnschicht-Keramik Substrat. Darauf wird ein A-D-Wandler zusammen mit vier zusätzlichen Demultiplexern zur Reduzierung der Ausgangsdatenraten untergebracht. Die Chips sind ebenfalls in Vertiefungen verklebt und über Gold-Bonddrähte mit der Platine verbunden. Die Verbindung der Chips untereinander und mit den analogen Eingangssignalen erfolgt durch gekoppelte Mikrostreifen- und Koplanarleitungen. Die Dünnschichtplatine ist auf einer großen Taconic-Platine befestigt, auf welcher die digitalen Ausgangssignale sternförmig verteilt werden und über SMP-Stecker abgegriffen werden können. Die Kontrolle der Messungen mit dem VHDL-Design und den Messaufbauten erfolgt mit dem Visual-Basic.Net-Programm chIMP. Es bietet diverse Kontrollund Steuerfunktionen - beispielsweise lässt sich die Synchronisierung der Messumgebung mit dem FPGA-Design starten oder ein systematischer Durchkämmungsalgorithmus zur Kalibrierung durchführen. Anschließend werden die mit dem Messsystem erzielten Messergebnisse für die beiden entwickelten A-D-Umsetzer-Testchips und einen weiteren Testchip, welcher diverse Einzelkomponenten umfasst, vorgestellt. Obwohl, vor allem beim ersten A-D-Wandler-Testchip, diverse Probleme durch den komplexen und aufwendigen Aufbau der Wandler und des Messsystems auftreten, lassen sich für Wandler ADU V1 Abtastraten von 24 GS/s und für Wandler ADU V2 18 GS/s nachweisen. Weiterhin kann für ADU V2 mithilfe von diversen einfachen Kalibrierungsdurchläufen eine Auflösung von 4,5 bit für die Einzelkanäle bei niedrigen Abtastraten gezeigt werden. Bei einer Abtastrate von 18 GS/s zeigen die Kanäle noch eine Auflösung von 4,3 bit mit einer Verlustleistung von 2,5 W. Dies führt zu einem Gütefaktor (engl.: Figure of Merit, FOM) von 7,05 pJ pro Wandlungsschritt. Diese Werte lassen sich durch Optimierungen des Messsystems oder der A-D-Wandler selbst weiter optimieren. Kapitel 5 fasst die erzielten Simulations- und Messergebnisse aus Kapitel 3 und 4 zusammen. Die erzielten Ergebnisse werden genauer bewertet und Optimierungsmöglichkeiten, sowohl für die A-D-Umsetzer als auch für die Vermessung bzw. für das Messsystem, werden erläutert. Die Arbeit abschließend erfolgt ein Vergleich der beiden Wandler zum Stand der Technik. Die beiden Wandler können zwar mit dem besten, vom Anwendungsfall her ähnlichen, Wandler in Bezug auf Leistungsverbrauch und ENOB-Werte nicht in jeder Beziehung mithalten, dennoch zeigen die Ergebnisse die Funktionalität und den Nutzen der entwickelten Konzepte. Ähnliche oder bessere Werte können mit den gleichen Strukturen durch einen kleineren Technologieknoten, kleinere Gattergrößen und durch mehr Kalibierungseingriffe erzielt werden.