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Digitaler elektronischer Entzerrer für die optische Datenübertragung mit bis zu 43 Gbit/s
(2012) Veigel, Thomas; Berroth, Manfred (Prof. Dr.-Ing.)
Der Bandbreitenbedarf heutiger Kommunikationssysteme steigt immer weiter an, da Anwendungen wie z.B. schnelles Internet, Fernsehen über das Internet und hochauflösende Bildqualität vom Endverbraucher immer stärker nachgefragt werden. Daher ist ein gut ausgebautes Kernnetz der Telekommunikationsanbieter erforderlich, welches in der Regel auf Glasfaserleitungen basiert. Es müssen Konzepte entwickelt werden, die es ermöglichen, unter Weiterverwendung der vorhandenen Kabelnetzinfrastruktur die Datenrate signifikant zu erhöhen. Wirtschaftliche Aspekte spielen hierbei eine große Rolle, damit sich die neuen Breitbanddienste erfolgreich am Markt etablieren. Die Telekommunikationsanbieter sind daher dabei ihr Kernnetz von 10 Gbit/s auf 40 Gbit/s umzustellen. Bei bereits verlegten Glasfaserleitungen treten bei diesen Datenraten Polarisationsmodendispersion und chromatische Dispersion auf. Zur Korrektur dieser Effekte wird ein elektronischer Entzerrer, der sich adaptiv an den Kanal anpasst, vorgeschlagen. Der elektronische Entzerrer wird in einer 90 nm CMOS-Technologie entworfen, da CMOS-Technologien aus wirtschaftlichen Gründen bei Massenproduktion und beim Energieverbrauch Bipolartechnologien überlegen sind. Die statische CMOS-Logik zeichnet sich gegenüber Pseudo-NMOS und CML durch einen besonders niedrigen Energieverbrauch aus. Als Entzerrerkonzept wird das trellisbasierte MLSE-Verfahren mit dem Spezialfall des Viterbi-Algorithmus gewählt. Die Implementierung erfolgt nach einem Blockdekodierverfahren, bei dem sowohl Pipelining und Parallelisierung eingesetzt werden. Da für die kombinatorische Logik eine Taktfrequenz von über 1 GHz angestrebt wird, ist eine 32-fache Parallelisierung notwendig. Die Verarbeitung erfolgt in vier parallel geschalteten systolischen Blockdekodern. Die Umsetzung des Viterbi-Algorithmus erfolgt mit speziellen Recheneinheiten. Das charakteristische Trellisdiagramm lässt sich mit Hilfe sogenannter Addier-Vergleichs-Auswahleinheiten realisieren, die wiederum aus Addierern, Subtrahierern und Multiplexern aufgebaut sind. Die Bestimmung der Zweigmetriken erfolgt Hilfe einer im Betrieb aktualisierbaren Wertetabelle. Die Rückverfolgung des kürzesten Pfades geschieht mittels Multiplexern und Flipflops. Über Minimumauswahlschaltungen werden die vier systolischen Blockdekoder miteinander verknüpft. Um die Ein- und Ausgangsschnittstelle schlank zu halten, werden Demultiplexer und Multiplexer eingesetzt. Der Viterbi-Entzerrer wird anhand eines Bottom-up-Entwurfs aufgebaut. Es werden zunächst CMOS-Grundgatter entworfen, die um den Faktor 2 schneller sind als die Standardzellen des Halbleiterherstellers. Aufgrund dieses Geschwindigkeitsvorteils reduziert sich die Chipfläche, was sich in niedrigeren Maskenkosten niederschlägt. Der Zeitaufwand für einen Full-Custom-Entwurf ist damit begründet. Die schnellen Ein- und Ausgangsschnittstellenschaltungen werden in CML-Logik erstellt, da hierfür die statische CMOS-Logik zu langsam ist. Daher sind Pegelkonversionsschaltungen notwendig. Aus den Grundgattern werden komplexere Logikbausteine wie z.B. Volladdierer, Speicherzellen und Flipflops erstellt. Diese Komponenten werden auf Transistorebene simuliert, um die Verzögerungszeit zu ermitteln. Verschiedene Addiererarchitekturen werden verglichen, um herauszufinden welche sich für Additionen mit Wortbreiten von 8 bit besonders eigenen. Als besonders aussichtsreich stellt sich in diesem speziellen Anwendungsfall ein Paralleladdierer mit sukzessiver Übertragskorrektur heraus, da dieser hinsichtlich Verzögerungszeit, Flächenaufwand und Stromverbrauch optimal ist. Für die Umsetzung der Wertetabelle als Teil einer Zweigmetrikrecheneinheit werden statische Speicherzellen gegenüber dynamischen Speicherkonzepten bevorzugt. Zur Korrektur der zeitvarianten Dispersionseffekte ist eine Statistikschnittstelle vorgesehen, über die eingehende verzerrte Symbole und die dazugehörigen entzerrten Bits ausgegeben werden. Mittels einer Histogrammmethode lassen sich über eine Kostenfunktion neue Zweigmetriken bestimmen. Die Berechnung der neuen Metriken erfolgt jedoch mit Hilfe einer externen Schaltung. Die neuen Metriken können im laufenden Betrieb aktualisiert werden. Der in dieser Arbeit vorgestellte Viterbi-Entzerrer wird einer 90 nm CMOS-Technologie prozessiert und erfolgreich bei Datenraten von bis zu 32 Gbit/s vermessen. Dies ist ungefähr dreimal so schnell wie kommerziell verfügbare Produkte. Eine Messung bei höheren Datenraten ist aufgrund der Limitierung des Messsystems nicht möglich. Die Leistungsaufnahme beträgt bei einer Datenrate von 32 Gbit/s 2,39 W. Die aufgewendete Energie für die Verarbeitung von einem Bit beträgt 75 pJ/bit. Dies ist eine Verbesserung um den Faktor 2,5 bis 4,6 bisheriger Veröffentlichungen. Setzt man die Chipfläche in Relation zum Durchsatz, erhält man einen Wert von 0,178 mm²/Gbit/s, was einer Verbesserung um etwa Faktor 5 entspricht.