Please use this identifier to cite or link to this item: http://dx.doi.org/10.18419/opus-2681
Authors: Hakmi, Abdul-Wahid
Title: Efficient programmable deterministic self-test
Other Titles: Effiziente programmierbare deterministische Self-Test
Issue Date: 2010
metadata.ubs.publikation.typ: Dissertation
URI: http://nbn-resolving.de/urn:nbn:de:bsz:93-opus-56474
http://elib.uni-stuttgart.de/handle/11682/2698
http://dx.doi.org/10.18419/opus-2681
Abstract: In modern times, integrated circuits (ICs) are used in almost all electronic equipment ranging from household appliances to space shuttles and have revolutionized the world of electronics. Continuous reductions in the manufacturing costs as well as the size of this technology have allowed the development of very sophisticated ICs for common use. Post fabrication testing is necessary for each IC in order to ensure the quality and the safety of human life. The improvement in technology as well as economies of scale are continuously reducing fabrication costs. On the other hand, the increasing complexity of circuits is leading to higher test costs. These increasing test costs affect the market price of a chip. A test set is a set of binary patterns that are applied on the circuit inputs to detect the potential faults. Only a small number of bits in a test set are specified to 0 or 1 called care bits while other bits called don't care bits may assume random values. Test sets volume is characterized by the number of patterns as well as the size of each pattern in a test set. The increasing number of gates in nanometer ICs has resulted in an explosive increase in test sets volume. This increase in test sets volume is the major cause for rapidly growing test costs. An IC is tested either by using an automatic test equipment (ATE) or with the help of special hardware added on-chip that performs a self-test. These two approaches as well as their hybrid derivatives offer various trade-offs in test costs, quality, reliability and test time. In ATE testing high test sets volume leads to the requirement of expensive testers with large storage capacity while in self-test it results in significant hardware overhead. A test set is highly compressible due to the presence of a large number of don't care bits. The Test data compression techniques are used to limit test sets volume and hence the involved test cost. These compressed test sets are applicable to both ATE and Self-test methodologies. Compression of a test set depends on its statistical attributes such as the percentage and the distribution of care bits. The available test compression schemes assume that all the test sets have similar statistical attributes which is not always true. These attributes vary considerably among various test sets depending on the circuit structure and the targeted trade-offs. To get optimized reduction in test sets volume, test sets with different statistical attributes have to be addressed separately. In this work we analyze various test sets of industrial circuits and categorize them into three classes based on their statistical attributes. By examining each class differently, three novel compression methods and decompression architectures are proposed. The proposed test compression methods are equally adaptable in ATE testing and self-test. Three low cost programmable self-test schemes offering various trade-offs in testing are developed by applying these methods. The experimental results obtained with the test sets of large industrial circuits show that the proposed compression methods reduce storage requirements by more than half compared to the most efficient available methods. First time in literature the total number of bits in a compressed test set are lesser than the number of care bits in the original test set. The additional advantages of proposed methods include guaranteed encoding, significant reduction in decompression time overhead and programmability of decompression hardware.
Heute haben Integrierte Schaltkreise (ICs) in fast allen elektronischen Geräten vom Haushalt bis hin zur Raumfahrt Einzug gehalten und die Welt der Elektronik revolutioniert. Ständige Senkungen der Herstellungskosten bei gleichzeitiger Miniaturisierung erlauben die Entwicklung von komplexen ICs für den jeden Bedarf. Jeder produzierte Chip muss getestet werden, um die Qualität sicherzustellen und menschliches Leben nicht zu gefährden. Die Verbesserung der Fabrikationstechnologie sowie die Gesetze der Skalierung reduzieren kontinuierlich die Herstellungskosten. Auf der anderen Seite führt die zunehmende Komplexität der Schaltungen zu höheren Testkosten. Diese zunehmenden Kosten schlagen sich im Marktpreis eines Chips nieder. Ein Test ist eine Menge von binären Mustern, die an die Schaltungseingänge angelegt werden, um potentielle Fehler zu erkennen. Nur eine kleine Anzahl von Bits in einem Testmuster sind auf 0 oder 1 spezifiziert (sog. Care-Bits), während die anderen Bits (sog. Don't-Care Bits) beliebige Werte annehmen können. Das Testdatenvolumen ist durch die Anzahl von Mustern und die Größe eines einzelnen Musters gegeben. Die zunehmende Anzahl von Gattern in Nanometer-ICs hat zu einem explosiven Anstieg dieses Testdatenvolumens geführt. Dieser Anstieg des Datenvolumens ist die Hauptursache für die rasch wachsenden Testkosten. Ein IC wird entweder von einem externen Testgerät (Automatic Test Equipment, ATE) getestet oder der Chip führt einen Selbst-Test mit Hilfe von speziellen Hardwarestrukturen durch. Diese beiden Ansätze sowie deren Kombinationen bieten zahlreiche Möglichkeiten, Testkosten, Qualität, Zuverlässigkeit und Testzeit gegeneinander abzuwägen. Beim externen Test werden bei hohem Testdatenvolumen teure Testgeräte mit viel Speicher benötigt, während ein hohes Datenvolumen beim Selbst-Test einen erheblichen Hardware-Overhead nach sich zieht. Eine Testmenge kann stark komprimiert werden, da sie viele nicht spezifizierte Bits enthält. Die Techniken zur Testdatenkompression werden verwendet, um das Testdatenvolumen zu verringern und damit die anfallenden Testkosten zu senken. Sie können sowohl auf den externen Test als auch beim Selbst-Test angewendet werden. Die Kompression einer Testmenge hängt von ihren statistischen Eigenschaften wie dem prozentualen Anteil und der Verteilung der spezifizierten Bits ab. Die verfügbaren Test-Kompressionsverfahren gehen davon aus, dass alle Testmengen ähnliche statistische Eigenschaften haben, was jedoch nicht immer der Fall ist. Die Attribute unterscheiden sich erheblich zwischen verschiedenen Testmengen je nach Schaltungsstruktur und den angesprochenen Abwägungen. Für eine optimale Reduzierung des Testdatenvolumens müssen Testmengen mit unterschiedlichen statistischen Eigenschaften getrennt behandelt werden. Diese Arbeit untersucht verschiedene Testmustermengen von industriellen Schaltungen und kategorisiert sie anhand ihrer statistischen Eigenschaften in drei Klassen. Durch die getrennte Untersuchung jeder Klasse werden drei neue Kompressionsmethoden und Dekompressions-Architekturen entwickelt. Die vorgeschlagenen Methoden sind auf den externen Test als auch auf den Selbst-Test gleichermaßen anwendbar. Durch die Anwendung dieser Methoden werden drei günstige, programmierbare Selbst-Test Verfahren vorgestellt, die unterschiedliche Ziele und Schwerpunkte bedienen. Die experimentellen Ergebnisse mit Testmustern für große industrielle Schaltungen zeigen, dass die vorgeschlagenen Kompressionsverfahren den Speicherbedarf verglichen mit den besten bekannten Methoden nochmals auf weniger als die Hälfte reduzieren. Zum ersten Mal in der Literatur konnte die Zahl der Bits in der komprimierten Testmenge unter die Zahl der spezifizierten Bits der ursprünglichen Testmenge gedrückt werden. Die zusätzlichen Vorteile der vorgeschlagenen Methoden sind die garantierte Kodierung, die signifikante Reduzierung der Zeit-Overheads und Programmierbarkeit der Dekompressions-Hardware.
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