Laterally diffused metal oxide semiconductor transistors on ultra-thin single-crystalline silicon

Abstract

In dieser Arbeit werden die Integration und Optimierung von Lateral Diffundierten Metall-Oxid-Halbleiter (LDMOS)-Transistor-Strukturen auf ultra-dünnen (20 µm) ChipfilmTM Substraten vorgestellt. Die Eigenschaften dieser extrem flach ausgeführten LDMOS-Transistoren werden mithilfe der Simulationswerkzeuge Atlas und Athena von Silvaco eingestellt, optimiert und im Hinblick auf die Einflüsse von Prozessparameterschwankungen untersucht. Der Herstellungsprozess der Chipfilm™-Substrate beginnt mit einem herkömmlichen Bulk-Silizium-Wafer der an der Oberfläche eine 1-2 µm tiefe p+-Schicht erhält. Darauf wird eine epitaktischen Schicht gewachsen, mit der die Chipdicke eingestellt wird. Die sich mit der hohen Epitaxietemperatur ergebende Ausdiffusion aus der vergrabenen p+-Schicht kann die Funktion des LDMOS-Transistors, der in die Epitaxieschicht integriert wird, nachteilig beeinflussen und wird deshalb über den Prozesssimulator Atlas nachgebildet. Die n-Wanne und die n-Implantation des Driftgebietes werden im Herstellungsprozess kombiniert. Hierfür wird ein einziger Diffusionsschrittt bei 1150 OC für 900 Minuten eingesetzt. Das thermische Budget ist so gewählt, dass die vertikale Ausdiffusion von Bor aus der vergrabenen p+-Schicht tolerierbar bleibt. Shallow Trench Isolation (STI) wird verwendet, um gewünschte Dicke des Feldoxids bei einem minimalen thermischen Budget zu erreichen. Eine Implantation zur Einstellung der Schwellenspannung wird nur für den NLDMOS ausgeführt. Das 15 nm dicke Gate-Oxid ist kombiniert mit dem Gateoxid der Niederspannungs Transistoren der 0,5-µm-CMOS-Technologie bei IMS CHIPS. Die Materialabscheidungen für Poly-Gate und Spacer, sowie die Drain- und Source-Implantationen werden mit mithilfe von Standard-Prozessschritten durchgeführt. Der Prozessablauf ist ansonsten vollständig kompatibel mit dem der Hochspannungs-LDMOS-Technologie von IMS CHIPS. Die Eingangs- und Ausgangskennlinien der NLDMOS und PLDMOS werden mithilfe von Messungen auf dem ungesägten Wafer bestimmt Die Kanalbreiten von NLDMOS und PLDMOS betragen 50 µm bzw. 100 µm. Die Kanallänge ist in beiden Fällen 9 µm. Die Messergebnisse zeigen, dass NLDMOS sowohl auf ChipfilmTM Wafern als auch auf Bulk-Referenz-Wafer erwartungsgemäß funktionieren. Der NLDMOS weist eine Durchbruchspannung von > 100 V mit einem Drainstrom von ca. 4,5 mA auf, der etwa halb so groß wie der aus der Simulation erwartete Strom ist. Auf Bulk-Referenz-Wafern ist die Durchbruchspannung der PLDMOS Transistoren etwa 50 V bei einem Drainstrom von ~ 0,3 mA, was 10-mal geringer ist als der simulierte Wert. Auf ChipfilmTM Wafern weisen die PLDMOS Transistoren keine Funktionalität auf. Nach den Messungen auf dem Wafer werden Gräben an den Chip-Kanten geätzt und die ultra-dünnen Chips mithilfe des Pick, Crack & PlaceTM - Verfahrens vom Trägerwafer abgelöst. Die Chips werden auf drei verschiedenen Substraten aufgebaut, auf einem freien Silizium-Wafer, in einem 24-poligen Keramik-Gehäuse und auf einer Polyimid-Folie. Die elektrischen Eigenschaften werden in jedem Fall zunächst im flachen Zustand gemessen. Der Abfall des Drain-Stroms wird als Indikator des Grades der Eigenerwärmung verwendet. Der Abfall des Drain-Stroms infolge Eigenerwärmung ist minimal (10%) beim Bulk Referenz-Wafer. Beim ChipfilmTM -Wafer ist der Wert erhöht auf 24%, d.h. der thermische Widerstand ist in diesem Fall beinahe 3-mal höher als der des Bulk Referenz-Wafers. Der Grund für diesen Unterschied ist der effektiv höhere thermische Widerstand im Bereich der vergrabenen Hohlräume auf den ChipfilmTM Wafern, die den Wärmefluss von der aktiven Schicht zum gekühlten Substrat hin erhöhen. Auf Polyimid-Folie beträgt der Abfall des Drain-Stroms sogar 35%. Der interne Temperaturanstieg berechnet sich zu mindestens 13 OC für den Bulk-Referenz-Wafer und bis zu 40 OC im Falle der Polyimid-Folie. Die Chips auf Folien sind auch unter Biegebeanspruchung gemessen worden. Der Biegeradius wird von 100 mm bis 7,5 mm variiert, was einer Zugspannung von bis zu 200 MPa entspricht. Die Messungen werden sowohl für Längs-und Querrichtung durchgeführt, um so longitudinalen sowie transversalen Stress relativ zu Stromfluss in Kanal einzuprägen. Der NLDMOS zeigt die erwartete Zunahme des Drain-Strom in beiden Fällen, wobei der größere Anstieg für die longitudinale Ausrichtung gemessen wird.

In this thesis, single-crystal silicon based ultra-thin (~ 20 µm) high-voltage (100 V) lateral diffused metal-oxide semiconductor (LDMOS) transistor structures and their fabrication results on ChipfilmTM substrates are presented. The characteristics of ultra-thin LDMOS transistors are first simulated using the tools Atlas and Athena of Silvaco. Processing starts with a conventional bulk silicon wafer which, in ChipfilmTM technology, receives a 1–2 µm p+ layer at the wafer surface. Epitaxial layers are grown over this p+ layer. The buried p+ doping profile of the ChipfilmTM wafers is replicated in Atlas by simulating the epitaxial layer growth over a p+ layer. The n-well and n-drift implants are combined in order to reduce the processing steps. A drive-in step for 900 minutes at 1150 OC is employed after n-well/drift implant. The thermal budget for the drive-in is set after simulating the effect of boron-out diffusion from the p+ layer at the bottom of epitaxial layer. Shallow trench isolation (STI) is used to achieve desired thickness of the field oxide while keeping the thermal budget at a minimum. A threshold implant is used only in the NLDMOS. A 15 nm thick gate-oxide is used, which is identical to the thickness used in the low-voltage CMOS structures of the corresponding 0.5-µm CMOS technology at IMS CHIPS. The poly-gate and spacer deposition, as well as the drain and source implants, are performed by using standard process steps. The process flow is otherwise fully compatible with that of a high-voltage LDMOS technology of IMS CHIPS. On-wafer measurements are performed for receiving DC input and output characteristics of both NLDMOS and PLDMOS. The channel widths of NLDMOS and PLDMOS are 50 µm and 100 µm, respectively. The channel length is 9 µm in both cases. The measured results show that NLDMOS works properly on both ChipfilmTM wafers and bulk reference wafers. The NLDMOS exhibits a break down voltage of > 100 V with a drain current of about 4.5 mA, which is nearly half of the value expected from the simulation of an optimized device structure. On bulk reference wafers, the breakdown voltage of PLDMOS transistors is about 50 V with a drain current of ~ 0.3 mA, which is 10-times less than the simulated value. On ChipfilmTM wafers the PLDMOS transistors do not exhibit any functionality. After on-wafer measurements, trenches are etched at the chip edges and the ultra-thin chips are detached from the original wafer by using a Pick, Crack&PlaceTM technique. The chips are then placed on three types of substrates, including a blank silicon wafer, a 24-pin ceramic package and a polyimide foil. Electrical characteristics are measured for each case in flat state. Reduction in drain current with increasing drain-source bias is examined to verify device self heating in each case. The reduction in drain current due to self heating is minimum (10%) in case of bulk reference wafer. For the case of Chip-filmTM wafer it is 24% since the thermal resistance in this case is almost 3-times higher than for the bulk reference wafers. The reason for this difference is the presence of the buried cavities in ChipfilmTM wafers, which hinder the flow of heat from the active layer to the bulk which is in thermal contact to the ambient. On polyimide foil the reduction in drain current amounts to even 35%. The junction temperature rise above ambient is minimum 13 OC in case of the bulk reference wafer and maximum 40 OC in case of the polyimide foil. The chips on foil are also measured under bending stress. The bending radius is varied from 100 mm to 7.5 mm, representing a tensile stress up to 200 MPa. Measurements are performed for both longitudinal stress and transversal stress relative to the current flow in transistor channel. The NLDMOS exhibits the expected increase in drain current for both cases, with the larger increase in case of longitudinal stress.