Adaptive simulationsbasierte Diagnose von Verzögerungsfehlern in kombinatorischen Schaltungen

Abstract

Bei der Chipproduktion können systematische Defekte auftreten, die das Zeitverhalten der Schaltung beeinflussen, sodass die Chips bei Echtzeitbedingungen kleinste Verzögerungsfehler (sog. Small Delays) verursachen. Um fehleranfällige Stellen innerhalb eines Chips ausfindig zu machen und das Layout und die Prozessparameter bei der Herstellung entsprechend anpassen zu können, müssen fehlerhafte Chips diagnostiziert werden. Die genaue logische Diagnose von kleinsten Verzögerungsfehlern ist aufgrund der hohen Komplexität sehr aufwändig, weshalb hierbei typischerweise auf einfache Fehlermodelle, wie z.B. dem Transitionsfehlermodell, zurückgegriffen wird, welche Small Delay Fehler jedoch nur unzureichend abdecken und bei Variationen im Chip irreführend sein können. In dieser Arbeit wird ein neuartiges logisches Diagnoseverfahren vorgestellt, welches mit Hilfe von präziser Zeitsimulation kleinste Verzögerungsfehler in kombinatorischen Schaltkreisen auch unter Variationen effizient und stabil diagnostizieren kann. Hierbei werden die initialen Fehlerkandidaten zunächst mit Hilfe von Effect-Cause Methoden reduziert und anschließend die Defektstelle, sowie die Defektgröße, durch eine selektive Simulation der verbleibenden Kandidaten mit wenigen Simulationsschritten bestimmt. Die Diagnostizierfähigkeit der Methode wird anhand von Experimenten mit gängigen Benchmark Schaltkreisen, sowie industriellen Schaltkreisen gezeigt.