Reconfigurable scan networks : formal verification, access optimization, and protection

Abstract

To facilitate smooth VLSI development and improve chip dependability, VLSI designs incorporate instrumentation for post-silicon validation and debug, volume test and diagnosis, as well as in-field system maintenance. Examples of on-chip instruments include embedded logic analyzers, trace buffers, test and debug controllers, assertion checkers, and physical sensors, to name just a few. Since the amount of embedded instrumentation in system-on-a-chip designs increases at an exponential rate, scalable mechanisms for instrument access become indispensable.

Reconfigurable scan architectures emerge as a suitable mechanism for access to on-chip instruments. Such structures integrate embedded instrumentation into a common scan network together with configuration registers that determine how data are transported through the network. For test purposes, the design of regular reconfigurable scan networks is covered by IEEE Std. 1149.1-2013 (Joint Test Action Group, JTAG) and IEEE Std. 1500 (Standard for Embedded Core Test, SECT). For general-purpose instrumentation, the ongoing standardization effort IEEE P1687 (Internal JTAG, IJTAG) allows user-defined scan architectures with arbitrary access control.

The flexibility of reconfigurable scan networks poses a serious challenge: The deep sequential behavior, limited serial interface, and complex access dependencies are beyond the capabilities of state-of-the-art verification methods. This thesis contributes a novel modeling method for formal verification of reconfigurable scan architectures. The proposed model is based on a temporal abstraction which is both sound and complete for a wide array of scan networks. Experimental results show that this abstraction improves the scalability of model checking algorithms tremendously.

The access to instruments in complex reconfigurable scan networks requires specialized algorithms for pattern generation. This problem is addressed with formal techniques that leverage the temporal abstraction to generate valid access patterns with low access time. This work presents the first method applicable to pattern retargeting and access merging in complex reconfigurable architectures compliant with IEEE Std. P1687.

Embedded instrumentation is an integral system component that remains functional throughout the lifetime of a chip. To prevent harmful activities, such as tampering with safety-critical systems, and reduce the risk of intellectual property infringement, the access to embedded instrumentation requires protection. This thesis provides a novel, scalable protection for general reconfigurable scan networks. The proposed method allows fine-grained control over the access to individual instruments at low hardware cost and without the need to redesign the scan architecture.

Um eine reibungslose Chipentwicklung zu ermöglichen und die Verlässlichkeit von VLSI-Schaltkreisen zu steigern, werden Chipentwürfe um spezielle Instrumente für Post-Silicon-Validierung und Debug, Produktionstest und Diagnose, sowie für Systembetrieb und Instandhaltung erweitert. Diese Chip-interne Infrastruktur umfasst unter anderem eingebettete Logik-Analyser, Beobachtungsspeicher (trace buffers), Test- und Debugsteuereinheiten, Assertion-Checkers und Sensoren. Da die Menge der Instrumente in modernen Chipentwürfen exponentiell steigt, sind skalierbare Zugriffsmechanismen für diese Infrastruktur unerlässlich.

Rekonfigurierbare Scan-Netze bilden einen geeigneten Zugriffsmechanismus für die On-Chip-Infrastruktur. Sie integrieren die eingebetteten Instrumente und Konfigurationsregister in ein gemeinsames Netz, in dem der Datenfluss von den Konfigurationsregistern bestimmt wird. Für Testzwecke wird der Entwurf von regulären rekonfigurierbaren Scan-Netzen im IEEE Std. 1149.1-2013 (Joint Test Action Group, JTAG) sowie IEEE Std. 1500 (Standard for Embedded Core Test, SECT) festgelegt. Im Hinblick auf allgemeine Instrumentalisierung, erlaubt die laufende Normierung IEEE P1687 (Internal JTAG, IJTAG) benutzerdefinierte Scan-Architekturen mit beliebiger Zugriffsansteuerung.

Die Flexibilität von rekonfigurierbaren Scan-Netzen stellt eine große Herausforderung dar: Die erhebliche sequenzielle Tiefe, die begrenzte serielle Schnittstelle und die komplexen sequenziellen und kombinatorischen Abhängigkeiten solcher Strukturen übersteigen die Leistungsfähigkeit heutiger Algorithmen zur formalen Hardwareverifikation. Diese Arbeit trägt eine neue Modellierungsmethode zur Lösung des Problems bei. Die Modellierung basiert auf einer temporalen Abstraktion, die für ein breites Spektrum an Scan-Netzen sowohl korrekt (sound) als auch vollständig (complete) ist. Die experimentellen Ergebnisse bestätigen, dass die Skalierbarkeit von Model-Checking-Verfahren durch diese Abstraktion drastisch gesteigert wird.

Effizienter Zugriff auf rekonfigurierbare Scan-Netze fordert spezielle Algorithmen zur Zugriffsmustergenerierung. Dieses Problem wird durch einen formalen Ansatz gelöst, der mittels der temporalen Abstraktion gültige Zugriffsmuster mit reduzierten Zugriffszeiten generiert. Diese Arbeit präsentiert erstmalig eine Methode, die sich zur automatisierten Zugriffsmustergenerierung in komplexen rekonfigurierbaren Scan-Netzen nach IEEE P1687 (pattern retargeting und access merging) eignet.

Die On-Chip-Instrumente sind wesentliche Systemkomponenten, welche die ganze Systemlebensdauer hindurch funktionsfähig bleiben. Der Zugriff auf eingebettete Instrumente muss z. B. zum Schutz geistigen Eigentums und zur Absicherung gegen Sabotage beschränkt werden. Diese Arbeit liefert eine kostengünstige Zugriffssicherung für rekonfigurierbare Scan-Netze. Sie erlaubt eine detaillierte Kontrolle von Zugriffen auf einzelne Instrumente, ohne dass der Netzentwurf angepasst werden muss.