Please use this identifier to cite or link to this item: http://dx.doi.org/10.18419/opus-3388
Authors: Lang, Felix
Title: Analog-Digital-Umsetzer für die hochbitratige Datenübertragung
Other Titles: Analog-to-digital converter for high bitrate data transmission
Issue Date: 2014
metadata.ubs.publikation.typ: Dissertation
URI: http://nbn-resolving.de/urn:nbn:de:bsz:93-opus-95254
http://elib.uni-stuttgart.de/handle/11682/3405
http://dx.doi.org/10.18419/opus-3388
Abstract: Diese Arbeit befasst sich mit der Theorie, der Entwicklung und der Vermessung von hochbitratigen CMOS-Analog-Digital-Wandlern. Dabei liegt durch die Entwicklung von zwei Parallel-A-D-Wandlern ein besonderer Fokus auf dieser Wandlerstruktur und auf Schaltungskomponenten zur Erweiterung dieser Architektur. Basierend auf dem Projekt 100GET werden zwei Parallelwandler mit nominaler Auflösung von 6 bit und einer Zielwandlerrate von 25 GS/s konzipiert und aufgebaut. Die A-D-Wandler besitzen Echtzeitschnittstellen, welche nicht nur zum Test, sondern auch für Echtzeit-Übertragungsexperimente verwendet werden können. Aufgrund der daraus resultierenden hohen Ausgangsdatenraten wird ein eigenes Messsystem auf Basis eines FPGA realisiert. Die Wandler an sich lassen sich als Einzelblöcke direkt mit großen digitalen Rechenkernen auf einem Chip integrieren, wodurch sich sowohl die Kosten als auch die Komplexität im Vergleich zu Multichipmodulen stark reduzieren. In Kapitel 1 werden die Anwendungsgebiete von schnellen A-D-Wandlern vorgestellt und es wird aufgezeigt, dass den Wandlern in aktuellen und wohl auch zukünftigen Übertragungs-, Mess- und Radarsystemen eine Schlüsselposition zufällt. Durch die Verlagerung immer mehr analoger Funktionen in den Bereich der digitalen Signalnachverarbeitung werden die Anforderungen an die Schnittstelle zwischen analoger und digitaler “Welt“ immer größer. Weiterhin werden in diesem Kapitel die Ziele des zugrundeliegenden Projekts 100GET erläutert, woraus sich direkt die Anforderungen an die entworfenen Testwandler ADU V1 und ADU V2 ergeben. Grob lassen sich die Anforderungen direkt aus dem gewünschten Funktionsbaustein ablesen. Dies ist ein 25 GS/s 6 bit Parallelwandler mit einer Bandbreite über der Nyquistfrequenz, Echtzeitschnittstellen, einer niedrigen Leistungsaufnahme unter 3 W und einem niedrigen Flächenbedarf unter 1 mm in einer 90 nm CMOS-Technologie. Kapitel 2 befasst sich mit den theoretischen Grundlagen. Dazu werden zunächst verschiedene A-D-Wandlerstrukturen mit ihren jeweiligen Merkmalen vorgestellt, die geeignet sind, hohe Abtastraten zu erzielen. Dazu zählen neben Mehrschritt-, Hybrid- bzw. Faltungs- und Parallel-A-D-Wandlern auch stark zeitverschachtelte langsamere Umsetzertypen, wie beispielsweise A-D-Wandler mit sukzessivem Approximationsregister. Anschließend werden die wichtigsten statischen und dynamischen Eigenschaften und Charakteristika von A-D-Wandlern - wie beispielsweise die integrale und differentielle Nichtlinearität (INL und DNL), das Signalzu-Rausch-und-Störverhältnis (SNDR) oder die effektive Auflösung (ENOB) -erläutert. Abschließend werden verschiedene Störeinflüsse, wie beispielweise Schwellenspannungsverschiebungen über der Temperatur, beschrieben. Dabei liegt hier der Fokus vor allem auf Einflüssen und Effekten, welche in CMOS-Schaltungen auftreten. Im folgenden Kapitel 3 wird die Parallel-A-D-Wandler-Architektur genauer erläutert und vertieft. Verschiedene Konzepte zur Erweiterung der einfachen ParallelArchitektur, wie beispielsweise eine die Auflösung erhöhende Interpolation, werden eingeführt. Anschließend werden die erläuterten Konzepte auf zwei A-DWandler-Testchips umgesetzt. Der erste Wandler ADU V1 ist als zweifach zeitverschachtelter Umsetzer mit Interpolation von 3 auf 6 bit in einer 90 nm CMOSTechnologie ausgeführt. Zusätzlich sind die Pegel der Referenzspannungsleiter mithilfe von kleinen Digital-Analog-Umsetzern (DAU) kalibrierbar. Dies hat den großen Vorteil, dass kein direkter Eingriff in den analogen Pfad des Wandlers erfolgt und somit fast keine negativen Effekte, wie beispielsweise ein Bandbreiteverlust durch die Kalibrierungseingriffe, auftreten. Weiterhin wird ein gegenüber Blasenfehlern nicht empfindlicher Thermometer-zu-Binär-Kodierer eingebaut, welcher auf einer direkten Multiplexerstruktur basiert. Aufgrund der hohen Wandlungsraten in den Sub-ADUs in ADU V1 kommt es zu einer Bandbreitenbegrenzung durch die Sub-ADUs selbst. Die zweite Wandlerversion ADU V2 beruht weitestgehend auf den bereits in ADU V1 vorgestellten und umgesetzten Konzepten und Komponenten. Allerdings wird anstatt einer zweifachen eine vierfache Zeitverschachtelung gewählt, da sich so die harten Geschwindigkeitsanforderungen von 12,5 GS/s pro Kanal auf 6,25 GS/s reduzieren lassen. Weiterhin wird vor den parallelen Komparatoren eine Baumstruktur implementiert, welche aus linearisierten Verstärkern aufgebaut ist. Die Linearisierung erfolgt durch eine Source-Degeneration des differentiellen nFET-Paares einer CML-Grundzelle. Durch die Degenerationswiderstände sind die Verstärker ebenfalls mithilfe von DAUs kalibrierbar. Durch einseitiges Einbringen von Kalibrierungsströmen am differentiellen NMOS-Paar der CML-Verstärker kann der Nulldurchgang verschoben werden. Beidseitiges Einbringen von Strömen führt zu einer Erhöhung der Verstärkung. Die Baumstruktur führt zu einer Reduzierung der Eingangskapazität des Gesamtwandlers. Auch rein digitale Schaltungsteile, wie die zur Synchronisierung mit dem Messsystem benötigten Pseudozufallszahlengeneratoren, werden vorgestellt. Für ADU V1 ist eine direkte PRBS-Struktur ausreichend, während für ADU V2 aus Taktungs- und Synchronisierungsgründen eine modifizierte Halbraten-PRBSStruktur bevorzugt wird. Nach Behandlung der Schaltungskonzepte und Blockschaltbilder folgen bei beiden Wandlern eine kurze Erläuterung zum Maskenentwurf, ein Foto der fertig prozessierten Wandler-Chips und die jeweiligen erzielten Simulationsergebnisse. Die Simulation der extrahierten Maskenentwurfsnetzlisten mit Rauscheffekten zeigt für beide Wandler eine Auflösung von 5 bit bei niedrigen Eingangssignalfrequenzen. Bei Wandler ADU V1 ergibt sich durch Bandbreitenbeschränkungen eine Reduktion auf zum Teil 3,4 bit bei höheren Frequenzen. ADU V2 zeigt bis zur Nyquistfrequenz und darüber hinaus ENOB-Werte über 5 bit. Die Vermessung und die ihr zu Grunde liegende Implementierung einer geeigneten Echtzeit-Messumgebung zeigt Kapitel 4. Aufgrund von sehr hohen Kosten kommerzieller Systeme zur Vermessung von schnellen A-D-Wandlern wird für die Vermessung der in Kapitel 3 vorgestellten Wandler ein am INT entwickeltes Messsystem verwendet. Dieses basiert auf der Nutzung eines Virtex4 FPGAEvaluationsboards ML423 von Xilinx. Das VHDL-Design GIMP und die auf Pseudozufallszahlenfolgen basierende Synchronisierungssroutine werden mit den zugrundeliegenden Mechanismen erläutert. Weiterhin werden die entwickelten Messaufbauten dargestellt und erläutert. Für erste Funktionstests wird eine kleine Taconic-Platine mit Kühlmöglichkeit durch ein Peltierelement entworfen. Dieser Aufbau ermöglicht jedoch nicht die Vermessung der maximal möglichen Wandlerrate der ADUs, da die maximalen Ausgangsdatenraten der Wandler von 12,5 Gbit/s nicht von den Schnittstellen des FPGA-Boards detektiert werden können. Die ADU-Chips werden bei diesem Aufbau durch eine Aussparung in der Platine direkt auf das Peltierelement geklebt und durch Gold-Bonddrähte mit der Platine verbunden. Der zweite Messaufbau basiert auf einem Dünnschicht-Keramik Substrat. Darauf wird ein A-D-Wandler zusammen mit vier zusätzlichen Demultiplexern zur Reduzierung der Ausgangsdatenraten untergebracht. Die Chips sind ebenfalls in Vertiefungen verklebt und über Gold-Bonddrähte mit der Platine verbunden. Die Verbindung der Chips untereinander und mit den analogen Eingangssignalen erfolgt durch gekoppelte Mikrostreifen- und Koplanarleitungen. Die Dünnschichtplatine ist auf einer großen Taconic-Platine befestigt, auf welcher die digitalen Ausgangssignale sternförmig verteilt werden und über SMP-Stecker abgegriffen werden können. Die Kontrolle der Messungen mit dem VHDL-Design und den Messaufbauten erfolgt mit dem Visual-Basic.Net-Programm chIMP. Es bietet diverse Kontrollund Steuerfunktionen - beispielsweise lässt sich die Synchronisierung der Messumgebung mit dem FPGA-Design starten oder ein systematischer Durchkämmungsalgorithmus zur Kalibrierung durchführen. Anschließend werden die mit dem Messsystem erzielten Messergebnisse für die beiden entwickelten A-D-Umsetzer-Testchips und einen weiteren Testchip, welcher diverse Einzelkomponenten umfasst, vorgestellt. Obwohl, vor allem beim ersten A-D-Wandler-Testchip, diverse Probleme durch den komplexen und aufwendigen Aufbau der Wandler und des Messsystems auftreten, lassen sich für Wandler ADU V1 Abtastraten von 24 GS/s und für Wandler ADU V2 18 GS/s nachweisen. Weiterhin kann für ADU V2 mithilfe von diversen einfachen Kalibrierungsdurchläufen eine Auflösung von 4,5 bit für die Einzelkanäle bei niedrigen Abtastraten gezeigt werden. Bei einer Abtastrate von 18 GS/s zeigen die Kanäle noch eine Auflösung von 4,3 bit mit einer Verlustleistung von 2,5 W. Dies führt zu einem Gütefaktor (engl.: Figure of Merit, FOM) von 7,05 pJ pro Wandlungsschritt. Diese Werte lassen sich durch Optimierungen des Messsystems oder der A-D-Wandler selbst weiter optimieren. Kapitel 5 fasst die erzielten Simulations- und Messergebnisse aus Kapitel 3 und 4 zusammen. Die erzielten Ergebnisse werden genauer bewertet und Optimierungsmöglichkeiten, sowohl für die A-D-Umsetzer als auch für die Vermessung bzw. für das Messsystem, werden erläutert. Die Arbeit abschließend erfolgt ein Vergleich der beiden Wandler zum Stand der Technik. Die beiden Wandler können zwar mit dem besten, vom Anwendungsfall her ähnlichen, Wandler in Bezug auf Leistungsverbrauch und ENOB-Werte nicht in jeder Beziehung mithalten, dennoch zeigen die Ergebnisse die Funktionalität und den Nutzen der entwickelten Konzepte. Ähnliche oder bessere Werte können mit den gleichen Strukturen durch einen kleineren Technologieknoten, kleinere Gattergrößen und durch mehr Kalibierungseingriffe erzielt werden.
This thesis covers the theory, the development and the measurement of analogto-digital-converters (ADCs) for the application in high speed data communication systems. Based on project requirements, which demanded very high sampling rates of 25 GS/s with relatively low nominal resolutions of 6 bit, there is a special focus on flash ADCs. The underlying idea is to develop reusable structures and concepts for CMOS-ADCs, which may be integrated together with large digital cores in a one chip solution at relatively low cost. Another benefit of the one chip solution is the low complexity of the interconnection between the ADC and the digital signal processor. Two ADC-chips with real-time interfaces are implemented for testing of a data transmission system and for measurement purposes. These high bitrate interfaces require a proprietary development of an FPGA-based measurement system. This measurement system can handle 20 parallel transceivers, each with a data rate of up to 6.5 Gbit/s. The thesis starts with a short overview on the fields of application of high speed ADCs. These are basically optoelectronic transmission systems, radar systems and sampling oscilloscopes. As a consequence of the relocation of more and more functionalities from the analog to the digital domain, ADCs as interfaces become more and more important. Following the overview the targets of the underlying project are explained. These are summed up by the desired building block below: A 25 GS/s 6 bit flash ADC with a bandwidth above the Nyquist frequency, real time interfaces and a power consumption below 3 W in 90 nm CMOS technology. In the second chapter, the basics of analog-to-digital-conversion are explained and several applicable architectures are introduced. These are - besides highly interleaved structures with rather slow architectures like ADCs with a successive approximation register (SAR) - the flash-, the pipeline- and the folding/hybridADC-concept. Furthermore, the relevant characteristics of ADCs, like the differential and integral nonlinearity (DNL and INL), the signal-to-noise and distortion ratio (SNDR) and the effective number of bits (ENOB), are explained. This is accompanied by an introduction of the most common effects that may influence these factors, e.g. threshold voltage variations of the transistors with temperature. In the third chapter, the two developed time-interleaved 6 bit flash ADCs are explained. Therefore, the chapter starts with the explanation of the circuit techniques and ideas that have been used to overcome effects like mismatch or high input- and interconnect-capacities. The resulting ADCs are a twofold and a fourfold time-interleaved 25 GS/s 6 bit flash ADC. The twofold interleaved ADC implies an active interpolation structure from 3 to 6 bit. The resistor-ladders of the sub-ADCs may be calibrated with small digitalto-analog converters (DACs). With this there is no direct impact on the analog path of the ADC. Additionally a bubble error tolerant thermometer-to-binary converter, which is based on a simple MUX-structure, is placed at the outputs of the interpolation stage. Due to the high sampling rate of the sub-ADCs of this ADC design, the ADC performance suffers under bandwidth limitations. Therefore in the second ADC the speed requirements of the sub-ADCs are reduced by a factor of 2. This is achieved by a slightly higher interleaving factor of 4, which fortunately allows reducing the sub-ADC size. The fourfold interleaved ADC utilizes the known structures of the twofold interleaved ADC. Furthermore it implies preamplifier-trees in front of the comparators of the sub-ADCs to reduce the capacitive load at the analog input of the entire ADC. The preamplifiers are linearized by source degeneration of the differential pair. With the two linearization resistors and small DACs, the source-voltage of the differential pair can be shifted at each side individually. This new calibration methodology allows shifting the zero crossings of the preamplifiers using a single ended calibration. Furthermore it allows reducing the gain by a calibration at both sides of the differential structure. This calibration possibility has also no direct influence on the analog path of the ADC. Both ADCs are shown as block-diagrams, layouts and die-photographs. Additionally the implemented analog sub-circuits, like the calibrated amplifier tree, and the implemented purely digital circuits, a regular and a half-rate PRBS and the thermometer-to-binary-converter, are presented in detail. Finally, this chapter also deals with the simulation results. They show an effective resolution of more than 5 bit for low frequencies and more than 4 bit up to the Nyquist frequency for the twofold interleaved ADC on schematic level including the noise effects. The parasitic effects of the extracted layout yield to a drop of the effective resolution down to 3.4 bit for higher frequencies around half of the Nyquist frequency. The improved fourfold interleaved ADC shows a resolution of more than 5 bit up to the Nyquist frequency with extracted parasitic elements of the layout. The fourth chapter goes into detail with the measurements and the underlying real time measurement setup. Due to high costs of commercial solutions, a Xilinx Virtex-4 FPGA-measurement system has been developed at the INT. The FPGA evaluation board ML423 features 20 high bitrate Rocket-IO transceivers, which may send and receive signals with data rates of up to 6.5 Gbit/s each. The extended VHDL-design GIMP with the implemented synchronization routine is described together with the corresponding control elements. Furthermore the developed test board designs are presented. For simple functionality tests, which do not require the maximum data rates, there is a rather simple Taconic-board with cooling possibility. The ADC-chip is mounted in a cavity directly on a peltier cooling element. The connection to the board is done by gold wire bonding. The second measurement board is a thin-film ceramic board with one ADC and four additional demultiplexer-chips to reduce the data rates of the single lanes at the output of the board. The chips are also mounted in cavities and connected to the board by gold wire bonding. The signals are guided in coplanar or coupled microstrip lines. The thin-film board is mounted on a large Taconic-board, where the signals are spread in a starlike layout and can be connected with SMP-plugs. The control of the measurement can be done from a PC by the developed Visual-Basic.Net-program chIMP. It has several control functionalities, e.g. it starts the synchronization in the FPGA-design or executes a simple brute-force calibration algorithm. The measurement setup leads to the measurement results that are shown at the end of this chapter. Despite several problems, resulting from the complex real time measurement setup, an effective resolution per channel of more than 4.5 bit for low sampling rates is measured for the fourfold interleaved ADC. This is achieved by using the brute-force calibration algorithm controlling the on-chip digital-to-analog converters in the reference ladders and the preamplifier-trees. Sampling rates of 24 GS/s for the twofold and 18 GS/s for the fourfold interleaved flash ADC are verified, while there are still optimization possibilities to improve the results. The fourfold interleaved ADC, when operating at 18 GS/s, achieves a resolution of 4.3 bits per channel at low signal frequencies while consuming a power of 2.5 W. This results in a FOM-value of 7.05 pJ per conversion step. Finally the simulation and measurement results of the two developed flash ADCs are summarized in the fifth chapter. In order to set this work in relation to other developed ADCs, a comparison with the state of the art of flash ADCs is performed. The results of this work and the comparison show the necessity and usefulness of the explained interleaving-, bandwidth-enhancement- and calibrationconcepts. The usability of the improvements for the flash concept is proven for high bit rate CMOS-ADCs at present time. The two developed converters do not reach the performance of the best state-of-the-art converter. Nevertheless, they demonstrate the functionality of the developed concepts. A big step towards or beyond these optimum values can be done with the same structures with a smaller technology node, smaller logic elements and an increased usage of the developed calibration methods.
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