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dc.contributor.authorEschermann, Bernhardde
dc.contributor.authorWunderlich, Hans-Joachimde
dc.date.accessioned2012-04-17de
dc.date.accessioned2016-03-31T11:44:36Z-
dc.date.available2012-04-17de
dc.date.available2016-03-31T11:44:36Z-
dc.date.issued1991de
dc.identifier.other369577515de
dc.identifier.urihttp://nbn-resolving.de/urn:nbn:de:bsz:93-opus-73102de
dc.identifier.urihttp://elib.uni-stuttgart.de/handle/11682/7924-
dc.identifier.urihttp://dx.doi.org/10.18419/opus-7907-
dc.description.abstractConventionally self-test hardware is added after synthesis is completed. For highly sequential circuits like controllers this design method either leads to high hardware overheads or compromises fault coverage. In this paper we outline a unified approach for considering self-test hardware like pattern generators and signature registers during synthesis. Three novel target structures are presented, and a method for designing parallel self-testable circuits is discussed in more detail. For a collection of benchmark circuits we show that hardware overheads for self-testable circuits can be significantly reduced this way without sacrificing testability.en
dc.language.isoende
dc.rightsinfo:eu-repo/semantics/openAccessde
dc.subject.classificationSelbsttest , Integrierte Schaltung , Fehlermodellde
dc.subject.ddc621.3de
dc.titleA unified approach for the synthesis of self-testable finite state machinesen
dc.typeconferenceObjectde
ubs.fakultaetFakultätsübergreifend / Sonstige Einrichtungde
ubs.institutSonstige Einrichtungde
ubs.opusid7310de
ubs.publikation.sourceProceedings 1991 / 28th ACM/IEEE Design Automation Conference. New York : IEEE, 1991. - ISBN 0-89791-395-7, S. 372-377de
ubs.publikation.typKonferenzbeitragde
Enthalten in den Sammlungen:15 Fakultätsübergreifend / Sonstige Einrichtung

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