Contributions to low energy consumption in digital circuits

Abstract

After bipolar, static PMOS, and NMOS technologies have been widely replaced by static CMOS, static current has practically disappeared in digital circuits. Thus, the problem of power consumption was thought to be solved. However, with increasing integration densities and operation frequencies, combined with the advent of complex portable devices, design for low power has regained its importance as the third design goal, beside delay and area consumption. But in contrast to the past, today, dynamic power consumption is dominant by far. The domain of low power design can be divided into two major subdomains: power estimation and actual circuit design for low power, the latter including all efforts for power optimization and low power synthesis. In this thesis, specific aspects of both subdomains are treated on different levels. The design aspect is covered by an investigation of suitable circuit techniques for a novel, 3D, T-gate, SOI technology. It was found that DPL fits best the structural requirements of this technology but consumes 50 more power than static CMOS. The consequences are discussed in the text. The main focus of this thesis is put on power estimation techniques on gate level. A novel, set based simulation method is presented and extended for real delay gate models (RDM). Several further optimization methods are proposed. It is shown that the RDM extension can also be applied to bitparallel logic simulators. As a last extension the set based approach is combined with probabilistic simulation methods, thus making it possible to take into account signal correlations during probabilistic estimation.

Digitale Schaltungen sind heute geprägt von ständig steigender Integrationsdichte und Betriebsspannung. Damit wird die Verlustleistung mehr und mehr zum Problem und begrenzenden Faktor. Low Power Design und Power Estimation werden damit immer wichtiger. In dieser Arbeit wurden spezifische Aspekte beider Bereiche bearbeitet. Der Entwursaspekt wird abgedeckt durch eine Untersuchung von passenden Schaltkreistechniken für eine neue, 3D-, T-Gate, SOI Technologie. Es stellte sich heraus, daß die Double Pass Logic (DPL) den strukturellen Anforderungen dieser neuen Technologie am besten genügt. Die Verlustleistung von DPL ist allerdings ca. 50 höher als bei statischem CMOS. Die Konsequenzen werden im Text erläutert. Der Schwerpunkt dieser Arbeit wurde aus Power Estimation Techniken auf Gatterebene gelegt. Eine neue, mengenbasierte Simulationsmethode wird vorgestellt und erweitert für reale Zeitmodelle (RDM). Einige weitere Optimierungen werden vorgeschlagen. Es wird gezeigt, dass die RDM-Erweiterung problemlos auf bitparallele Logiksimulatoren angewendet werden kann. Als eine letzte Erweiterung wird die mengenbasierte Simulation mit probabilistischen Estimationsmethoden kombiniert. Hierdurch wird es möglich, räumliche Signalkorrelationen in die Berechnung mit einzukalkulieren.