05 Fakultät Informatik, Elektrotechnik und Informationstechnik
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Item Open Access Monolithisch integrierter 28 GS/s 6 Bit Digital/Analog-Wandler für Echtzeitanwendungen(2013) Alpert, Thomas; Berroth, Manfred (Prof. Dr.-Ing.)Schnelle D/A-Wandler in CMOS-Technologie sind aufgrund der Integrationsmöglichkeit mit einem DSP auf einem CMOS-Chip sehr attraktiv. Die Systemintegration eröffnet eine Vielzahl von Anwendungsmöglichkeiten, insbesondere in der optischen oder ultrabreitbandingen Telekommunikation. Der in dieser Arbeit veröffentlichte D/A-Wandler wurde im Rahmen des europäischen Projektes „100GET“ für die optische Datenübertragung mit Datenraten bis zu 100 Gbit/s entwickelt. Dabei werden moderne Modulationsformate, wie beispielsweise OFDM, eingesetzt. Ein vollintegrierter OFDM-Sender besteht aus sehr schnellen D/A-Wandlern und einem DSP, um eine schnelle inverse Fouriertransformation durchzuführen. Im Sender werden beim Einsatz von optischen Polarisationsmultiplexverfahren vier solcher D/A-Wandler mit Abtastraten bis zu 25 GS/s und einer nominalen Auflösung von 6 Bit benötigt. Der D/A-Wandler muss diese Anforderungen erfüllen und in Echtzeitexperimenten einsetzbar sein. Aufgrund der Echtzeitschnittstelle kann der D/A-Wandler auch als Arbiträrsignalgenerator verwendet werden. Der Entwurf von sehr schnellen D/A-Wandlern in einer CMOS-Technologie ist anspruchsvoll, da die Transitfrequenzen und die Spannungsverstärkung der MOSFETs begrenzt sind. D/A-Wandler mit Abtastraten im sehr hohen GS/s-Bereich werden gewöhnlich in einer InP- oder BiCMOS-Technologie mit sehr viel höherer Transitfrequenz und Spannungsverstärkung der Transistoren entworfen. Der vorliegende D/A-Wandler ist in einer 90 nm CMOS-Technologie mit vergleichsweise geringer Transitfrequenz der Transistoren realisiert. Daher müssen verschiedene Schaltungstechniken und eine auf die Anforderungen optimierte Wandlerarchitektur eingesetzt werden: • Einsatz der Stromschaltertechnik • Induktive Spannungsüberhöhung der Takttreiber • D/A-Wandlung basierend auf geschalteten Stromquellen • Entwurf einer zweifach zeitverschachtelten Struktur • Entwurf einer 4:2 pseudo-segmentierten Architektur • Entwurf einer Echtzeitschnittstelle mit Auswertelogik, um die Synchronität der digitalen Eingangsdaten sicherzustellen Im Kapitel 2 und 3 werden diese Techniken und die notwendigen systemtheoretischen und schaltungstechnischen Grundlagen für den D/A-Wandler Entwurf vorgestellt. Kapitel 4 beinhaltet den vollständigen Schaltungsentwurf und das Layout des Wandlers in einer 90 nm CMOS-Technologie. Der Entwurf ist in drei Schritten dargestellt. Zunächst werden die benötigten Grundgatter vorgestellt. Anschließend werden mit Hilfe der Grundgatter die Schaltungskomponenten des Wandlers entwickelt. Danach wird die zweifach zeitverschachtelte Gesamtarchitektur aus den verschiedenen Schaltungskomponenten aufgebaut. Die entwickelte Gesamtarchitektur ist unter Berücksichtigung von Layouteffekten durch Simulationen verifiziert. Alle Simulationen sind bei der Zielabtastrate von 25 GS/s durchgeführt und umfassen Größen wie SNDR, ENOB, SFDR und die Ausgangsbandbreite des Wandlers. Die Erfüllung der Spezifikationen muss ebenfalls durch Messungen nachgewiesen werden. Daher sind die D/A-Wandler für eine vollständige Charakterisierung auf HF-Platinen aufgebaut. In Kapitel 5 werden die dafür notwendige Aufbau- und Messtechnik vorgestellt. Kapitel 6 beinhaltet die Messaufbauten und Messergebnisse. Zunächst werden statische und dynamische Messungen direkt auf dem Siliziumschaltkreis durchgeführt. Die statischen Messungen umfassen dabei die Bestimmung der charakteristischen Größen INL, DNL und die Fehlpassung der zeitverschachtelten Kerne. Dynamische Messungen werden durchgeführt, um die maximale Abtastrate, die bitratenflexible Arbeitsweise, die Ausgangsbandbreite und das Tastverhältnis des analogen Ausgangs des Wandlers zu bestimmen. Für die SFDR Messungen und die Erzeugung von Arbiträrsignalen werden die aufgebauten Wandler eingesetzt. Es kann ein SFDR Wert größer 40 dB über dem gesamten Nyquistband bei einer Abtastrate von 400 MS/s nachgewiesen werden. Dieser Messaufbau wird weiterhin für die Erzeugung von Arbiträrsignalen und UWB-Sendeimpulsen bei Abtastraten bis zu 1,12 GS/s eingesetzt. Die verschiedenen Messungen bestätigen die korrekte bitratenflexible Funktion des Wandlers bei synchronen digitalen Eingangsdaten bis zu Abtastraten von 28 GS/s. Die Funktionalität der Auswertelogik der Hochgeschwindigkeits-Echtzeitschnittstelle und der automatisierte Synchronisierungsprozess sind durch Messungen bei einer Abtastrate von 2 GS/s nachgewiesen. Das Kapitel 8 untersucht die Eignung der entwickelten pseudo-segmentierten D/A-Wandlerarchitektur für nominale Auflösungen von 8 Bit und Abtastraten bis zu 32 GS/s in einer 65 nm CMOS-Technologie. Es werden Untersuchungen bezüglich des Technologieeinflusses, dem optimalen Segmentierungsgrad und der optimalen Architektur durchgeführt. Die Ergebnisse zeigen, dass die entwickelte pseudo-segmentierte Architektur einen sehr guten Kompromiss hinsichtlich maximal erzielbarer Abtastrate, effektiver Auflösung, Leistungsverbrauch und Chipfläche darstellt.