05 Fakultät Informatik, Elektrotechnik und Informationstechnik

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Institute: search.filters.UBSInstitut.Institut für Elektrische und Optische NachrichtentechnikSubject: search.filters.subject.621.3

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    Frequency-agile bandpass delta-sigma modulator for microwave transmitters
    (2019) Schmidt, Martin; Berroth, Manfred (Prof. Dr.-Ing.)
    A large part of the power consumption for mobile communications can be allotted to power amplifiers. Class-S power amplifiers promise a very high power efficiency, especially for modern communication standards. An important part of the Class-S power amplifier is the modulator that converts the input signal into a binary pulse sequence. A switching-mode power amplifier can amplify this sequence efficiently. This work covers the implementation of such a modulator as a bandpass delta-sigma modulator. The goal is an output signal which fulfills the requirements of the mobile communication standard UMTS (Universal Mobile Telecommunications System) in a frequency range which is as large as possible. The thesis starts with the basics of mobile communications, with power amplifiers and with the requirements for the transmit signals for UMTS. Based on a discrete-time lowpass delta-sigma modulator, a continuous-time bandpass delta-sigma modulator is derived. Due to project constraints a bipolar technology is selected for the implementation. Current-mode logic is used for amplifiers and latches in the digital part. Different circuits for a transconductance amplifier are derived and evaluated. A novel, switchable capacitance is presented. With the switchable capacitance a large frequency range of the modulator becomes possible. Two modulators are designed. The first modulator is not tunable and fulfills the UMTS requirements for the downlink channel from the base station to the user equipment at a signal frequency of 2.2 GHz. The second modulator uses the switchable capacitance and covers a frequency range between 1.55 GHz and 2.45 GHz. It fulfills the UMTS requirements within the frequency range between 1.8 GHz and 2.45 GHz.
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    Germanium pin photodiodes on silicon and photonic integrated circuits : components for high-speed optical data communications
    (2011) Klinger, Sandra; Berroth, Manfred (Prof. Dr.-Ing.)
    Data communications based on optical fibres is already well established in our modern long distance communication networks. Due to the high data rates that can be achieved with optical data communications, light is nowadays omnipresent, even at smallest dimensions: high-speed optical communications is not only relied on regarding the communication between chips, but also between components on the chip. Most of the signal processing, however, and especially data storage is still realised in the electrical domain. This means that fast conversion from electrical to optical signals – and vice versa – is necessary at the transmitter and receiver. Hence, this work concentrates on optical links, with emphasis on receiver circuits. To achieve the desired high data rates of 100 Gbit/S and more with the already installed fibre networks, high order modulation and multiplexing schemes are applied. They require optical signal processing on the receiver side, which is provided by photonic integrated circuits (PICs). Such PICs are designed at the Institute of Electrical and Optical Communications Engineering, and they are externally fabricated in the material system SOI (Silicon on Insulator). Because of the high refractive index contrast of Silicon and Silicon Dioxide and the transparency at the telecommunication wavelengths 1310 nm and 1550 nm, SOI is well suited for the aspired compact signal guiding. Furthermore, it is compatible to the Silicon based Complementary Metal Oxide Semiconductor (CMOS) technology, in which fast mixed-signal integrated circuits can be realised. Among the PICs that are needed for fast integrated optical receivers are coupling elements and simple waveguide structures. The coupling of light from fibre to the chip that contains the PICs must be low-loss and simple. In this work, one-dimensional binary gratings are designed for coupling, and their transmission characteristic is measured. The grating couplers show a measured maximum coupling efficiency of about 37%. The grating couplers are optimised for transverse-electrical polarisation and a wavelength of 1550 nm and 1310 nm. Polarisation and wavelength dependence play a significant role considering coupling elements. With regard to waveguide structures, also single-mode operation as well as stray and bending losses must be considered. Different types of waveguides, like strip and rib waveguides, can be compared with each other. In this work, these aspects are studied theoretically. After the processing by the PICs, the optical signals must be converted. With Silicon as basis, Germanium is a suitable detector material: its absorption coefficient at the telecommunication wavelengths is sufficiently high; additionally, Germanium can be integrated into Silicon. However, the lattice mismatch between both semiconductor materials must be taken into account. In a common project with the Institute for Semiconductor Engineering (IHT), photodetectors with a 3 dB bandwidth of 49 GHz are demonstrated. The according Germanium pin photodiode is realised as a vertical two mesa structure. It is grown on Silicon at the IHT, with an IHT-process using a virtual substrate. Main focus of this work considering the project cooperation lies on simulation and measurement based characterisation as well as on layout-related optimisation. This optimisation mainly refers to the low responsivity of the photodiodes, which is due to the small dimensions of the structure in favour of a high bandwidth. The application of mirror layers and diffraction gratings is theoretically investigated. With such structures, responsivity can theoretically be tripled. Mirrors and gratings are, however, very resonant structures. This work also deals with the development of simulation models. They are needed to simulate the photodiodes together with adjacent electrical circuits. DC and small signal analysis are primarily examined. For further characterisation of the photodiodes, measurements in the time domain are carried out. They show bit rates of at least 25 Gbit/s. The signal that is available after the opto-electrical conversion must be pre-processed, e.g. amplified, before the actual signal processing. Therefore, a simple differential limiting amplifier in a Silicon Germanium bipolar process technology is designed and characterised in this work. Due to the high transit frequency of the process in use, a data rate of 50 Gbit/s is achieved.
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    Ultra-high-speed digital-to-analog converter for optical communications
    (2019) Huang, Hao; Berroth, Manfred (Prof. Dr.-Ing.)
    In der vorliegenden Dissertation wird die Schaltungstechnik für schnelle DACs untersucht und ein DAC mit einer Umsetzungsrate bis zu 100 GS/s und 8 bit nomineller Auflösung in 28 nm CMOS Technologie entworfen. Um die Ausgangsbandbreite zu erhöhen, ist die Ausgangsstufe mit einer verteilten Struktur konstruiert. Dabei sind das Stromsummationsnetzwerk und die Taktverteilung an der DAC-Ausgangsstufe mittels künstlich konstruierten Leitungen realisiert, um die parasitären Kapazitäten auf die künstliche Leitung zu verteilen. Für die Charakterisierung des DACs ist ein 1 kByte Speicher integrierte, der zyklisch ausgelesen werden kann, um die Eingangsdatenströme für den DAC zu erzeugen. Die maximale Bandbreite beträgt 13 GHz bei einer Abtastrate von 100 GS/s. Die effektive Anzahl von Bits (engl. effective number of bits, ENOB) beträgt 5,3 bit bei niedrigen Ausgangsfrequenzen und reduziert sich auf 3,2 bit bei 24,9 GHz mit einer Abtastraten von 100 GS/s.
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    Analog-Digital-Umsetzer für die hochbitratige Datenübertragung
    (2014) Lang, Felix; Berroth, Manfred (Prof. Dr.-Ing.)
    Diese Arbeit befasst sich mit der Theorie, der Entwicklung und der Vermessung von hochbitratigen CMOS-Analog-Digital-Wandlern. Dabei liegt durch die Entwicklung von zwei Parallel-A-D-Wandlern ein besonderer Fokus auf dieser Wandlerstruktur und auf Schaltungskomponenten zur Erweiterung dieser Architektur. Basierend auf dem Projekt 100GET werden zwei Parallelwandler mit nominaler Auflösung von 6 bit und einer Zielwandlerrate von 25 GS/s konzipiert und aufgebaut. Die A-D-Wandler besitzen Echtzeitschnittstellen, welche nicht nur zum Test, sondern auch für Echtzeit-Übertragungsexperimente verwendet werden können. Aufgrund der daraus resultierenden hohen Ausgangsdatenraten wird ein eigenes Messsystem auf Basis eines FPGA realisiert. Die Wandler an sich lassen sich als Einzelblöcke direkt mit großen digitalen Rechenkernen auf einem Chip integrieren, wodurch sich sowohl die Kosten als auch die Komplexität im Vergleich zu Multichipmodulen stark reduzieren. In Kapitel 1 werden die Anwendungsgebiete von schnellen A-D-Wandlern vorgestellt und es wird aufgezeigt, dass den Wandlern in aktuellen und wohl auch zukünftigen Übertragungs-, Mess- und Radarsystemen eine Schlüsselposition zufällt. Durch die Verlagerung immer mehr analoger Funktionen in den Bereich der digitalen Signalnachverarbeitung werden die Anforderungen an die Schnittstelle zwischen analoger und digitaler “Welt“ immer größer. Weiterhin werden in diesem Kapitel die Ziele des zugrundeliegenden Projekts 100GET erläutert, woraus sich direkt die Anforderungen an die entworfenen Testwandler ADU V1 und ADU V2 ergeben. Grob lassen sich die Anforderungen direkt aus dem gewünschten Funktionsbaustein ablesen. Dies ist ein 25 GS/s 6 bit Parallelwandler mit einer Bandbreite über der Nyquistfrequenz, Echtzeitschnittstellen, einer niedrigen Leistungsaufnahme unter 3 W und einem niedrigen Flächenbedarf unter 1 mm in einer 90 nm CMOS-Technologie. Kapitel 2 befasst sich mit den theoretischen Grundlagen. Dazu werden zunächst verschiedene A-D-Wandlerstrukturen mit ihren jeweiligen Merkmalen vorgestellt, die geeignet sind, hohe Abtastraten zu erzielen. Dazu zählen neben Mehrschritt-, Hybrid- bzw. Faltungs- und Parallel-A-D-Wandlern auch stark zeitverschachtelte langsamere Umsetzertypen, wie beispielsweise A-D-Wandler mit sukzessivem Approximationsregister. Anschließend werden die wichtigsten statischen und dynamischen Eigenschaften und Charakteristika von A-D-Wandlern - wie beispielsweise die integrale und differentielle Nichtlinearität (INL und DNL), das Signalzu-Rausch-und-Störverhältnis (SNDR) oder die effektive Auflösung (ENOB) -erläutert. Abschließend werden verschiedene Störeinflüsse, wie beispielweise Schwellenspannungsverschiebungen über der Temperatur, beschrieben. Dabei liegt hier der Fokus vor allem auf Einflüssen und Effekten, welche in CMOS-Schaltungen auftreten. Im folgenden Kapitel 3 wird die Parallel-A-D-Wandler-Architektur genauer erläutert und vertieft. Verschiedene Konzepte zur Erweiterung der einfachen ParallelArchitektur, wie beispielsweise eine die Auflösung erhöhende Interpolation, werden eingeführt. Anschließend werden die erläuterten Konzepte auf zwei A-DWandler-Testchips umgesetzt. Der erste Wandler ADU V1 ist als zweifach zeitverschachtelter Umsetzer mit Interpolation von 3 auf 6 bit in einer 90 nm CMOSTechnologie ausgeführt. Zusätzlich sind die Pegel der Referenzspannungsleiter mithilfe von kleinen Digital-Analog-Umsetzern (DAU) kalibrierbar. Dies hat den großen Vorteil, dass kein direkter Eingriff in den analogen Pfad des Wandlers erfolgt und somit fast keine negativen Effekte, wie beispielsweise ein Bandbreiteverlust durch die Kalibrierungseingriffe, auftreten. Weiterhin wird ein gegenüber Blasenfehlern nicht empfindlicher Thermometer-zu-Binär-Kodierer eingebaut, welcher auf einer direkten Multiplexerstruktur basiert. Aufgrund der hohen Wandlungsraten in den Sub-ADUs in ADU V1 kommt es zu einer Bandbreitenbegrenzung durch die Sub-ADUs selbst. Die zweite Wandlerversion ADU V2 beruht weitestgehend auf den bereits in ADU V1 vorgestellten und umgesetzten Konzepten und Komponenten. Allerdings wird anstatt einer zweifachen eine vierfache Zeitverschachtelung gewählt, da sich so die harten Geschwindigkeitsanforderungen von 12,5 GS/s pro Kanal auf 6,25 GS/s reduzieren lassen. Weiterhin wird vor den parallelen Komparatoren eine Baumstruktur implementiert, welche aus linearisierten Verstärkern aufgebaut ist. Die Linearisierung erfolgt durch eine Source-Degeneration des differentiellen nFET-Paares einer CML-Grundzelle. Durch die Degenerationswiderstände sind die Verstärker ebenfalls mithilfe von DAUs kalibrierbar. Durch einseitiges Einbringen von Kalibrierungsströmen am differentiellen NMOS-Paar der CML-Verstärker kann der Nulldurchgang verschoben werden. Beidseitiges Einbringen von Strömen führt zu einer Erhöhung der Verstärkung. Die Baumstruktur führt zu einer Reduzierung der Eingangskapazität des Gesamtwandlers. Auch rein digitale Schaltungsteile, wie die zur Synchronisierung mit dem Messsystem benötigten Pseudozufallszahlengeneratoren, werden vorgestellt. Für ADU V1 ist eine direkte PRBS-Struktur ausreichend, während für ADU V2 aus Taktungs- und Synchronisierungsgründen eine modifizierte Halbraten-PRBSStruktur bevorzugt wird. Nach Behandlung der Schaltungskonzepte und Blockschaltbilder folgen bei beiden Wandlern eine kurze Erläuterung zum Maskenentwurf, ein Foto der fertig prozessierten Wandler-Chips und die jeweiligen erzielten Simulationsergebnisse. Die Simulation der extrahierten Maskenentwurfsnetzlisten mit Rauscheffekten zeigt für beide Wandler eine Auflösung von 5 bit bei niedrigen Eingangssignalfrequenzen. Bei Wandler ADU V1 ergibt sich durch Bandbreitenbeschränkungen eine Reduktion auf zum Teil 3,4 bit bei höheren Frequenzen. ADU V2 zeigt bis zur Nyquistfrequenz und darüber hinaus ENOB-Werte über 5 bit. Die Vermessung und die ihr zu Grunde liegende Implementierung einer geeigneten Echtzeit-Messumgebung zeigt Kapitel 4. Aufgrund von sehr hohen Kosten kommerzieller Systeme zur Vermessung von schnellen A-D-Wandlern wird für die Vermessung der in Kapitel 3 vorgestellten Wandler ein am INT entwickeltes Messsystem verwendet. Dieses basiert auf der Nutzung eines Virtex4 FPGAEvaluationsboards ML423 von Xilinx. Das VHDL-Design GIMP und die auf Pseudozufallszahlenfolgen basierende Synchronisierungssroutine werden mit den zugrundeliegenden Mechanismen erläutert. Weiterhin werden die entwickelten Messaufbauten dargestellt und erläutert. Für erste Funktionstests wird eine kleine Taconic-Platine mit Kühlmöglichkeit durch ein Peltierelement entworfen. Dieser Aufbau ermöglicht jedoch nicht die Vermessung der maximal möglichen Wandlerrate der ADUs, da die maximalen Ausgangsdatenraten der Wandler von 12,5 Gbit/s nicht von den Schnittstellen des FPGA-Boards detektiert werden können. Die ADU-Chips werden bei diesem Aufbau durch eine Aussparung in der Platine direkt auf das Peltierelement geklebt und durch Gold-Bonddrähte mit der Platine verbunden. Der zweite Messaufbau basiert auf einem Dünnschicht-Keramik Substrat. Darauf wird ein A-D-Wandler zusammen mit vier zusätzlichen Demultiplexern zur Reduzierung der Ausgangsdatenraten untergebracht. Die Chips sind ebenfalls in Vertiefungen verklebt und über Gold-Bonddrähte mit der Platine verbunden. Die Verbindung der Chips untereinander und mit den analogen Eingangssignalen erfolgt durch gekoppelte Mikrostreifen- und Koplanarleitungen. Die Dünnschichtplatine ist auf einer großen Taconic-Platine befestigt, auf welcher die digitalen Ausgangssignale sternförmig verteilt werden und über SMP-Stecker abgegriffen werden können. Die Kontrolle der Messungen mit dem VHDL-Design und den Messaufbauten erfolgt mit dem Visual-Basic.Net-Programm chIMP. Es bietet diverse Kontrollund Steuerfunktionen - beispielsweise lässt sich die Synchronisierung der Messumgebung mit dem FPGA-Design starten oder ein systematischer Durchkämmungsalgorithmus zur Kalibrierung durchführen. Anschließend werden die mit dem Messsystem erzielten Messergebnisse für die beiden entwickelten A-D-Umsetzer-Testchips und einen weiteren Testchip, welcher diverse Einzelkomponenten umfasst, vorgestellt. Obwohl, vor allem beim ersten A-D-Wandler-Testchip, diverse Probleme durch den komplexen und aufwendigen Aufbau der Wandler und des Messsystems auftreten, lassen sich für Wandler ADU V1 Abtastraten von 24 GS/s und für Wandler ADU V2 18 GS/s nachweisen. Weiterhin kann für ADU V2 mithilfe von diversen einfachen Kalibrierungsdurchläufen eine Auflösung von 4,5 bit für die Einzelkanäle bei niedrigen Abtastraten gezeigt werden. Bei einer Abtastrate von 18 GS/s zeigen die Kanäle noch eine Auflösung von 4,3 bit mit einer Verlustleistung von 2,5 W. Dies führt zu einem Gütefaktor (engl.: Figure of Merit, FOM) von 7,05 pJ pro Wandlungsschritt. Diese Werte lassen sich durch Optimierungen des Messsystems oder der A-D-Wandler selbst weiter optimieren. Kapitel 5 fasst die erzielten Simulations- und Messergebnisse aus Kapitel 3 und 4 zusammen. Die erzielten Ergebnisse werden genauer bewertet und Optimierungsmöglichkeiten, sowohl für die A-D-Umsetzer als auch für die Vermessung bzw. für das Messsystem, werden erläutert. Die Arbeit abschließend erfolgt ein Vergleich der beiden Wandler zum Stand der Technik. Die beiden Wandler können zwar mit dem besten, vom Anwendungsfall her ähnlichen, Wandler in Bezug auf Leistungsverbrauch und ENOB-Werte nicht in jeder Beziehung mithalten, dennoch zeigen die Ergebnisse die Funktionalität und den Nutzen der entwickelten Konzepte. Ähnliche oder bessere Werte können mit den gleichen Strukturen durch einen kleineren Technologieknoten, kleinere Gattergrößen und durch mehr Kalibierungseingriffe erzielt werden.
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    Leistungseffiziente Analog-Digital-Umsetzer mit sukzessivem Approximationsregister
    (2015) Digel, Johannes; Berroth, Manfred (Prof. Dr.-Ing.)
    In der Signalverarbeitung und Kommunikation zeichnet sich ein Trend weg vom Analogen hin zum Digitalen ab. Vorteile von digitalen Daten sind, dass ihre physikalische Darstellung losgelöst davon ist, was sie physikalisch repräsentieren, dass zu ihrer Verarbeitung standardisierte Schaltungskomponenten angewendet und spezialisierte Komponenten synthetisiert werden können, sowie dass sie verlustfrei übertragen und gespeichert werden können. Dafür müssen analoge Signale, die beispielsweise von einem Sensor generiert oder von einer Antenne empfangen werden, verstärkt und anschließend in digitale Daten umgesetzt werden. Für die Analog-Digital-Umsetzung sind unterschiedliche Konzepte bekannt, von denen sich manche besonders gut für bestimmte Technologien eignen. Die Konzepte unterscheiden sich durch die Kennzahlen und Parameter, die mit ihnen erreicht werden können. Eines der Konzepte, um ein analoges in ein digitales Signal umzusetzen, nennt sich „Sukzessive Approximation“. Dieses Konzept verwendet ein schrittweises, binär abgestuftes Wägeverfahren, um die digitale Repräsentation einer analogen Spannung zu bestimmen. Wegen seines schrittweisen Fortschritts erlaubt es grundsätzlich eine Analog-Digital-Umsetzung mit mittlerer Geschwindigkeit. Die Abtastrate kann jedoch erhöht werden, indem einige Umsetzer mit Zeitverschachtelung arbeiten. Der Analog-Digital-Umsetzer mit sukzessiver Approximation erreicht mittlere Auflösungen im Bereich von 10 bit, ohne dass er eine Kalibrierung oder Kompensation von Fehlern benötigt. Jede weitere Erhöhung der Auflösung um ein Bit fügt dem Umsetzungszyklus einen Schritt hinzu, alle Komponenten müssen jedoch die Anforderungen in Bezug auf Rauschen, Linearität und Genauigkeit für die geforderte Auflösung erfüllen. Der Analog-Digital-Umsetzer mit sukzessiver Approximation beinhaltet ein sukzessives Approximationsregister, das mit statischer CMOS-Logik arbeitet. Es speichert das digitale Ausgangscodewort des Umsetzers und steuert den Umsetzungszyklus. Eine weitere Komponente ist durch einen Digital-Analog-Umsetzer gegeben, der für gewöhnlich als passive Schaltung mit einem kapazitiven Spannungsteiler mit binär gewichteten Kondensatoren realisiert wird. Die einzige aktive, analoge Komponente dieses Umsetzers ist ein Komparator, der entscheidet, ob ein Binärwert „0“ oder „1“ ist. Wegen der geringen Anzahl an aktiven, analogen Komponenten eignen sich moderne CMOS-Technologien besonders für Analog-Digital-Umsetzer mit sukzessiver Approximation und ermöglichen sehr leistungseffiziente Entwürfe. Veröffentlichte Entwürfe von Analog-Digital-Umsetzern mit sukzessiver Approximation mit Abtastraten im Bereich von einigen Kilosamples bis zu dutzenden Gigasamples pro Sekunde zeigen eine sehr gute Leistungseffizienz. Sie eignen sich für ein großes Anwendungsfeld wie für biomedizinische Beobachtung, Sensorsysteme, die Beobachtung analoger Spannungen innerhalb einer Schaltung oder drahtlose oder -gebundene Kommunikation. Wegen ihrer Kompatibilität mit skalierten CMOS-Technologien können sie zusammen mit digitalen Schaltungen zur Signalverarbeitung in einem Mikrochip integriert werden. Diese Arbeit behandelt den Entwurf von Analog-Digital-Umsetzern mit sukzessiver Approximation, die Abtastraten im Bereich von Megasamples pro Sekunde haben. Die vorgestellten Komponenten sollen den Entwurf von Umsetzern mit gegebenen Anforderungen in einer gebräuchlichen Technologie ermöglichen. Dabei soll eine dem Stand der Technik entsprechende Leistungseffizienz erreichbar sein, ohne dass die Schaltung eine komplexe Kalibrierung oder Fehlerkorrektur benötigt. Die vorgestellten Entwürfe beschränken sich auf Umsetzer mit einem Kern, die ohne Zeitverschachtelung arbeiten. Alle enthaltenen Umsetzer beinhalten genau einen Komparator, der einen Binärwert pro Vergleich bestimmt. Damit wird in jedem Schritt des Umsetzungszyklus genau ein Bit bestimmt. Nach der Einführung grundlegender Eigenschaften und Parameter von Analog-Digital-Umsetzern werden einige Konzepte und Algorithmen für die sukzessive Approximation angegeben. Es werden alle Schaltungsblöcke vorgestellt, die zur Realisierung der aufgeführten Algorithmen notwendig sind. Besondere Beachtung finden die begrenzenden Eigenschaften eines jeden Blocks wie die Linearität des Eingangskreises, die Empfindlichkeit des Entscheiders oder der Einfluss von Prozessschwankungen. Für alle gezeigten Schaltungsvarianten werden gefertigte Analog-Digital-Umsetzer zusammen mit den zugehörigen Messergebnissen gezeigt. Das Abschlusskapitel ordnet die in dieser Arbeit entworfenen Schaltungen in den Stand der Technik ein.
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    Parallel-Analog/Digital-Umsetzer für Gigabaud-Applikationen
    (2021) Du, Xuan-Quang; Berroth, Manfred (Prof. Dr.-Ing.)
    Communication systems with digital signal processors (DSPs) rely on data converters as interface blocks between the analog and the digital domain. The channel data rates in these systems can be increased by choosing a higher symbol rate and/or a more complex modulation format. Both approaches motivate the design of data converters with high sample rates and/or high effective bit resolution. As the improvement of the converter linearity in terms of power efficiency is more difficult to realize, especially at high operation frequencies, current research on ultrahigh data-rate mm-wave communication systems (e.g., 100 Gbit/s wireless communication) focuses on increasing the symbol rate while keeping the modulation format simple (e.g., quadrature phase shift keying). These systems require data converters with nominal bit resolutions of around 4-8 bit and sample rates of more than 25 GS/s. In order to satisfy the future needs for high-speed data converters, new circuit topologies need to be investigated. This work presents the design of a 35.84-GS/s 4-bit analog-to-digital converter (ADC) from its idea to its first silicon implementation. The ADC is based on a single-core flash architecture that makes use of a special traveling-wave signal distribution. Contrary to classical approaches with a power-hungry and area-consuming front-end track-and-hold (T/H), no analog preprocessing is needed. The analog input and the clock signal are rather directly distributed over a pair of delay-matched transmission lines from one comparator to the next adjacent one. Due the spatial location of these components, both signals do not arrive at the same time at every comparator, but as they travel synchronously along the transmission lines, each comparator will always see the same input value at each sampling event. This work gives detailed insight into critical design aspects of this approach and new mathematical models to predict the impact of data-to-clock time skews onto the converter linearity. Furthermore, essential building components (e.g., linear amplifiers, encoder, etc.) and a real-time digital communication interface for multi-gigabit/s data transmission to external devices are presented. The ADC is implemented in a 130-nm SiGe BiCMOS technology from IHP (SG13G2) and exhibits a die area of 1.3 mm^2. For experimental tests, the ADC is wire-bonded on a specially designed radio frequency (RF) printed circuit board. At a sampling rate of 35.84 GS/s, the peak spurious-free dynamic range (SFDR) is 35.4 dBc and the peak signal-to-noise-and-distortion ratio (SNDR) is 24.6 dB (3.8 bit). The effective resolution bandwidth (ERBW) is 14.52 GHz and covers almost the complete first Nyquist frequency band. Up to input frequencies of 20 GHz, a SFDR of more than 26.7 dBc and a SNDR of more than 19.8 dB (3 bit) is achieved. Even at a sample rate of 40.32 GS/s, full Nyquist performance can be demonstrated (SNDR = 18.4 dB @20 GHz). The presented ADC improves the sample rate of current state-of-the-art single-core ADCs by 61% from 25 GS/s to 40 GS/s, making it not only the smallest, but also the fastest reported single-core implementation up to date.
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    Ultra-broadband analog demultiplexer for optical and wireline receivers
    (2024) Thomas, Philipp; Berroth, Manfred (Prof. Dr.-Ing.)
    Metropolitan internet nodes, data centers, and mobile base stations build the backbone of our modern information-based infrastructure. Wavelength, polarization, time, and space division multiplexing are effective means to increase optical channel data rates between these stations. To enable new Ethernet standards with 800 Gbit/s and 1.6 Tbit/s, electronic receivers need faster analog front ends than today. Silicon-Germanium (SiGe) bipolar transistor technologies can provide the necessary performance and can contribute to cost-efficient receivers integrated with digital signal processors (DSP) with complementary metal-oxide semiconductors (CMOS) that feature smallest structures of down to 5 nm as of today. This work presents the design of analog demultiplexers (ADeMUX) in two different variants, which can realize this promise through presampling. The voltage mode (VM) version of the ADeMUX employs switched preamplifiers to slice the input signal and reduce the required sampler bandwidth, as well as switched emitter followers as sampling elements for this purpose, resulting in a significant overall bandwidth increase. The measured bandwidth of this ADeMUX version is higher than 57 GHz at 128 GS/s and represents a record value at such a high sampling rate. Furthermore, the clock duty cycle of 50% in the VM ADeMUX is simple to realize in the clock driver and allows to operate this device at up to 200 GS/s in experiments, which is the highest sampling rate reported in silicon technology. The current mode (CM) version of the ADeMUX integrates a signal current onto a hold capacitance to generate an equivalent voltage. Each of the four output channels uses 25% of their total clock period for this current integration. Another 25% are dedicated to removing the accumulated charge and thus resetting the voltage on the hold capacitance after the hold mode. The characterization of the CM ADeMUX shows 36 GHz bandwidth at 128 GS/s input sampling rate, as well as more than 3 bit accuracy up to 50 GHz. In a data transmission experiment with digital predistortion, four-level pulse amplitude modulation, and digital postprocessing, this analog front end shows the reception of data at 256 Gbit/s for the first time in a silicon technology. Overall, the realized ADeMUX devices in SiGe technology could contribute to extending data rates in coherent optical transmission channels to more than 1 Tbit/s per wavelength without having to sacrifice the high integration density of CMOS DSPs.
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    Electronic components for optical data communication up to 50 Gbit/s
    (2013) Ferenci, Damir; Berroth, Manfred (Prof. Dr.-Ing.)
    There will be three devices with Internet capability for each person on the planet by 2016. Compared to 2011, this is an increase by a factor of three. To satisfy the increasing demand for bandwidth in the future, the data transmission rates in the present mobile, local, metropolitan and wide area networks must be increased. In order to increase the data rate in the installed 10 Gbit/s fiber optical networks, the fiber dispersion must be compensated by an electronic equaliser, such as a Viterbi equaliser. This equaliser requires an ADC with a nominal resolution of 3 bit and a sampling rate of 40 GS/s. In this work, a prototype of this ADC is designed in a 65 nm low power CMOS technology. The architecture of the ADC is a fourfold time-interleaved flash ADC, therefore each channel operates at a quarter of the sampling rate of the complete ADC. Four sample and hold circuits are parallel connected to realise the time-interleaving and the appropriate clock signals are generated by a four-phase clock divider. A differential real-time interface provides the digital output data of each sub-ADC, which results in an interface with 4x3x10 Gbit/s. An FPGA-based measurement system is developed in order to facilitate the characterization of the ADC. A Virtex4 FPGA-board is used, which provides up to 20 high-speed interfaces with a data rate of 6.5 Gbit/s each. This enabled a characterisation of the ADC up to a sampling rate of about 26 GS/s. The feasibility of a hybrid ADC is investigated with the intention of achieving very high sampling rates. The idea is to combine an analogue demultiplexer in indium phosphide technology with two CMOS ADCs to achieve twice the sampling rate of a single ADC and a larger bandwidth, while retaining the effective resolution of the single ADCs. In order to keep the costs of an optical receiver with a hybrid ADC low, it is also investigated whether integration of the demultiplexer and a transimpedance amplifier is feasible. Therefore, a suitable TIA chip is developed for this purpose.
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    Efficient coupling between optical fibers and photonic integrated circuits
    (2014) Sfar Zaoui, Wissem; Berroth, Manfred (Prof. Dr.-Ing.)
    The progress that photonic integration is undergoing may be compared to that of electronic integration nearly half a century ago. Its development will not only enable the transmission of huge amounts of information – particularly in optical data communication – but will also pave the way for large scale fabrication, the minimization of assembly processes, and the reduction in energy consumption. The benefits of photonic integration can even be increased by harnessing the salient properties of the silicon-on-insulator platform. In fact, silicon photonics can leverage the existing complementary metal-oxide-semiconductor infrastructure, and hence can offer a low-cost solution for the more and more complex sender and receiver architectures. Another advantage of the silicon-on-insulator platform is the possibility for high-density integration owing to the offered large index contrast between silicon and silicon dioxide. This property certainly enables the realization of compact circuitries with numerous functionalities on very small areas; however, it also creates a barrier to the connection with available optical fibers. While the integrated waveguide structures on the chip have cross sections in the order of 0.1 µm², external optical fiber cores possess dimensions of more than 50 µm². This large mismatch can lead to extreme insertion losses, and hence the advantage of miniaturization turns into a problem of coupling with the existent conventional fibers. At first view, the issue highlighted may be seen as trivial since several standard coupling techniques, such as tapered fibers or lensing systems, are available. Nevertheless, the stringent requirements for high efficiency, compact dimensions, and more flexible coupling in industrial applications indicate that better performing configurations have to be implemented. For this purpose, a variety of approaches starting from three-dimensional tapers to photonic crystals and plasmonic structures have been proposed. Each of these techniques, however, offers more cons than pros, and thus none of them have yet made the leap into practical application. Within the scope of this thesis, two different coupling approaches are investigated. The first method deals with metamaterials, which allow for the realization of effects not seen in nature. The second method is based on more application-oriented structures, known as Bragg gratings. The common purpose of both topics is the concrete realization of highly efficient couplers that alleviate the size difference between conventional optical fibers and integrated single-mode silicon waveguides. As a benchmark, the coupling efficiency has to exceed the value of –1 dB, whereas the 1 dB bandwidth has to be larger than 35 nm in order to cover the whole C-band. The investigation of focusing metamaterial structures is done first at millimeter wavelengths owing to the fabrication and characterization convenience. The main target of this approach is to create a negatively refracting material that can focus an input beam into a much smaller spot size at a short distance. Furthermore, the negative index metamaterial has to exhibit low reflection and absorption losses, and hence high transmissivity in a large frequency range. Thereafter, the dimensions of the focusing metamaterial lens are scaled down in order to analyze their applicability at telecommunication wavelengths. The metamaterial functional layer is designed based on the dielectric-metallic fishnet structure and fabricated using conventional etching techniques. The designed metamaterial stack exhibits a high transmissivity of nearly –0.5 dB with a negative refractive index of –1 at the operating frequency 38.5 GHz and a 1 dB bandwidth of 0.8 GHz. The measurement results are shown to be in good agreement with the theoretical calculations. Thereafter, in order to achieve a focusing metamaterial lens, the shape of the stack is modified to form a plano-concave configuration. This structure shows good focusing ability with a reduction of the launched beam waist by a factor of 2.2 at a distance of only 6 λ0. In comparison, a fabricated aspheric dielectric lens exhibits twice the beam waist at a distance of more than 12 λ0. The negative index lens, therefore, is a good candidate to replace conventional lenses at radio frequencies owing to its better focusing performance and more compact dimensions. Indeed, scaling the dimensions of the lens down to infrared wavelengths theoretically shows a similar behavior with a beam width reduction by a factor of 3.8 at a distance of 8.7 λ0, which is advantageous for nanocoupling between optical fibers and integrated waveguides. However, the considerable metal losses decrease the total efficiency to lower than –2 dB. Hence, the target efficiency cannot be achieved, and alternative solutions have to be used in the future in order to compensate for these absorption losses at optical frequencies. The second coupling method investigated in this thesis relies on Bragg diffraction gratings. In comparison to the first method, these structures have the advantage of being directly integrated with the waveguides on the chip, and thus they can be realized more cost-effectively. Moreover, this procedure allows out-of-plane coupling and wafer-scale testing without the need for edge cleaving and polishing. These advantages make grating couplers good candidates to compete with the in-plane coupling spot size converters, which require a much larger footprint, provided that the efficiency is enhanced to the same order of magnitude. As the coupling efficiency of standard diffraction gratings is relatively low, the loss sources have to be analyzed, and possible improvement methods have to be implemented. In fact, there are two main factors that limit the performance of grating couplers: directionality and modal overlap with the fiber profile. In this work, the first issue is tackled using a metal mirror at an adequate distance underneath the grating; the second factor, meanwhile, is rigorously optimized by reshaping the diffracted field profile based on a home-made algorithm. The theoretical results show efficiencies better than –0.3 dB with a 1 dB bandwidth larger than 40 nm. The designed grating couplers, including the metal mirrors, are fabricated cost-effectively using a complementary metal-oxide-semiconductor compatible technological process at IMS CHIPS. Placed at different positions on the wafer, around 75% of the fabricated structures exhibit a better coupling efficiency than –0.75 dB. The highest value reaches –0.62 dB at 1531 nm, which is, to the best of knowledge, the highest measured efficiency on a grating coupler reported so far. Furthermore, the achieved 1 dB bandwidth amounts to 40 nm and exceeds the predefined target value. This work, therefore, can be seen as a milestone in the field of silicon photonics and a bridging gap between optical fibers and photonic integrated circuits.
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    ItemOpen Access
    Faltungs- und Interpolations-Analog/Digitalumsetzer mit verteiltem Quantisierer
    (2016) Buck, Matthias; Berroth, Manfred (Prof. Dr.-Ing.)
    Die Verfügbarkeit kommerzieller Analog/Digital-Umsetzer (A/D-Umsetzer), die für Radaranwendungen geeignet sind, ist eingeschränkt, da Radaranwendungen nationalstaatliche Interessen betreffen. Eine Möglichkeit, diese Einschränkung zu umgehen, liegt in der Entwicklung eines eigenen A/D-Umsetzers. Diese Arbeit präsentiert die Entwicklung und Charakterisierung eines A/D-Umsetzers laut einer vorgegebenen Spezifikation. Nachdem in Kapitel 1 die grundlegenden Eigenschaften eines A/D-Umsetzers erklärt wurden, wird das Prinzip der Faltung und Interpolation (F/I) eingeführt. Danach wird die Spezifikation anhand eines Vergleichs mit veröffentlichten F/I-A/D-Umsetzern diskutiert. Der Vergleich dient als Grundlage für Entscheidungen, die hinsichtlich der Architektur getroffen werden müssen. Kapitel 2 konzentriert sich auf die Systemebene. Es beschäftigt sich mit Zusammenhängen zwischen erreichbarer Linearität und Auflösung des A/D-Umsetzers einerseits und Schaltungstopologien, deren Dimensionierung und physikalischen Effekten andererseits. Das Hauptkapitel besteht aus der eingehenden Untersuchung des implementierten A/D-Umsetzers. Hierzu wird jeder analoge Block auf Schaltplanebene erklärt. Alternative Schaltungstopologien werden diskutiert, sodass getroffene Entscheidungen nachvollzogen werden können. Wegen der Eigenart des Quantisierungsprozesses wird ein spezieller Auswertungsalgorithmus entwickelt, der die Anforderungen an die Schnittstelle zwischen Analog- und Digitalteil relaxiert. Die logischen Funktionen des Algorithmus werden auf Schaltplanebene transferiert, um den Digitalteil zu erhalten. Chip-interne Maßnahmen zur einfacheren Charakterisierung des A/D-Umsetzers werden erklärt, gefolgt von der Beschreibung der Platine zur Auswertung und dem Messaufbau. Der erste Teil des Kapitels 5 beschreibt die Simulationsbedingungen und untersucht per Simulation Störeinflüsse, die Auswirkungen auf die Kenndaten des A/D-Umsetzers haben. Der zweite Teil besteht aus diversen Messreihen. Abschließend werden Simulations- und Messergebnisse verglichen, gefolgt von einem Vergleich der erzielten Ergebnisse mit dem Stand der Technik. Eine abschließende Zusammenfassung hebt die hervorragenden Ergebnisse dieser Arbeit noch einmal hervor.