05 Fakultät Informatik, Elektrotechnik und Informationstechnik
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Item Open Access Item Open Access Effiziente mehrwertige Logiksimulation verzögerungsbehafteter Schaltungen auf datenparallelen Architekturen(2012) Schöll, AlexanderDie Validierung von Schaltungsentwürfen nimmt bis zu 70 Prozent der Entwurfsdauer von hochintegrierten Schaltungen in Anspruch. Validierungsaufgaben wie Fehlersimulationen, Alterungsanalysen, Untersuchungen zum Energieverbrauch, Testmengencharakterisierungen sowie die Bewertung der Zuverlässigkeit erfordern hochperformante verzögerungsbehaftete Logiksimulationen. Die Verzögerungen innerhalb hochintegrierter Schaltungen sind von Variationen geprägt. Die Berücksichtigung von Variationen innerhalb der Validierungsaufgaben erhöht den Aufwand nochmals erheblich. In der vorliegenden Arbeit wird die Simulationsumgebung CWTSim vorgestellt, welche die Anforderungen der Validierungsaufgaben erfüllt. CWTSim verfolgt den Ansatz einer kontinuierlichen Simulation von Stimulifolgen auf Gatterebene, wodurch eine Simulation von potentiell unbegrenzten Stimulifolgen ermöglicht wird. CWTSim ist fähig, verschiedene Simulationsinstanzen parallel zu simulieren, in denen Variationen des Verzögerungsverhaltens abgebildet wurden. Hierzu wurde CWTSim parallelisiert und auf eine datenparallele Architektur abgebildet. Die benötigte Zeit, welche zur Simulation einer Vielzahl von Verzögerungsvariationen aufgewendet werden muss, wird durch CWTSim signifikant reduziert. CWTSim erreicht Beschleunigungen bis zu 168x im Vergleich zur sequentiellen Auswertung mit einem kommerziellen Simulationswerkzeug.Item Open Access Integration von algorithmenbasierter Fehlertoleranz in grundlegende Operationen der linearen Algebra auf GPGPUs(2014) Halder, SebastianDer Einsatz algorithmenbasierter Fehlertoleranz bietet eine Möglichkeit, auftretende Fehler bei Operationen der linearen Algebra zu erkennen, zu lokalisieren und zu korrigieren. Diese Operationen der linearen Algebra können durch den Einsatz hochoptimierter Bibliotheken mit einem großen Geschwindigkeitszuwachs gegenüber Mehrkernprozessoren auf GPGPUs ausgeführt werden. Die Integration der algorithmenbasierten Fehlertoleranz unter Verwendung dieser Bibliotheken für einige ausgewählte Operationen der linearen Algebra ist Kern dieser Arbeit. Bei der Überprüfung der Ergebnisse bezüglich aufgetretener Fehler müssen dabei Werte verglichen werden, die durch einen Rundungsfehler behaftet sind und somit nicht mit einem Test auf Gleichheit abgeprüft werden können. Deshalb werden Fehlerschwellwerte benötigt, bei deren Überschreitung ein Fehler erkannt und anschließend korrigiert werden kann. In dieser Arbeit wurden deterministische Methoden zur Fehlerschwellwertbestimmung untersucht und eine auf einer probabilistische Methode zur Abschätzung des Rundungsfehlers basierende Methode zur Fehlerschwellwertbestimmung angepasst und weiterentwickelt. Diese Methoden zur Fehlerschwellwertbestimmung wurden anhand experimenteller Untersuchungen bezüglich der Qualität im Sinne der Differenz zum gemessenen Rundungsfehler, der Fehlererkennungsraten bei Fehlerinjektion und der Performanz der Methoden bei Implementierung auf GPGPUs miteinander verglichen. Die probabilistische Methode zeichnet sich dabei durch einen näher am auftretenden Rundungsfehler liegenden Fehlerschwellwert aus, ist dadurch in der Lage einen größeren Anteil auftretender Fehler zu erkennen und zeigt eine hohe Performanz bei der Verwendung auf GPGPUs.Item Open Access Strukturelle Feldtests komplexer ASICs(2011) Ull, DominikIn dieser Ausarbeitung wird ein zerstörungsfreier Befundungstest für Kfz-Steuergeräte vorgestellt. Hersteller von Automobilelektronik können bisher nicht nachweisen, dass ein an den Kfz-Hersteller ausgeliefertes Steuergerät wirklich fehlerfrei ist, obwohl zur Minimierung des Testaufwands bei der Produktion der enthaltenen ASICs (Application Specific ICs) schon während der Entwicklungsphase des Chipdesigns strukturelle, standardisierte Testmethoden und eingebaute Selbsttests (BIST, Built-In Self-Test) integriert werden. Es soll nun beispielhaft an einem ASIC aufgezeigt werden, in wie weit diese Methoden beim strukturellen Feldtest von Automobil-Steuergeräten - im Rahmen eines zerstörungsfreien Befundungstests von Feldrückläufern - Verwendung finden. Der Test ermöglicht neben der Klärung teurer Garantieansprüche auch eine verlässliche Informationsquelle für ein eventuelles Redesign. Durch die Implementierung des JTAG-Protokolls auf den Signalleitungen des steuergerät-internen SPI-Bus können ASIC-interne Selbsttests für Speicher und Analog-Digital-Converter (ADC) im verbauten Zustand ausgeführt werden. Die softwarebasierte Anwendung von Scan Patterns auf Steuergerät-Ebene ermöglicht einen einfachen Scan Test für ASICs ohne Logik-BIST. Es folgt ein Realisierungsvorschlag zur Prüfung aller steuergerät-internen Taktquellen, um die durch Kombination von BIST und softwarebasierten Methoden erreichbare Testabdeckung aufzuzeigen.Item Open Access Micro architecture for fault tolerant NoCs(2013) Zimmermann, StefanDurch die Skalierung der Technologie ist es möglich andere Architekturen umzusetzen. So werden immer mehr Kerne auf einem Chip untergebracht. Mit der steigenden Anzahl an Kernen steigt der Kommunikationsbedarf. Die Alternative zu busbasierten Kommunikationen eines Ein-Chip-Systems ist ein Network-on-Chip. Ein Network-on-Chip basiertes System mit hunderten oder tausenden an Kernen hat bessere Performanceeigenschaften und einen besseren Datendurchsatz als ein vergleichbares busbasiertes Ein-Chip-System. Das Netzwerk auf einem Chip wird durch Switche aufgespannt. An jeden dieser Switche ist jeweils ein Kern angeschlossen. Durch Produktionsschwankungen oder nach einer gewissen Zeit kann der Chip defekt werden. Die dadurch auftretenden Defekte können einen wesentlichen Einfluss auf die Systemperformance und die Systemverfügbarkeit haben. Es muss sichergestellt werden, dass eine fehlerhafte Verbindung zwischen einem Switch und einem Kern oder ein defekter Kern den Systembetrieb nicht beeinflusst. Dies ist der Grund, dass diese Fehler erkannt und toleriert werden müssen. Um fehlerhafte Verbindungen zwischen dem Switch und dem Kern zu erkennen, wird die Anschlussfunktionalität bei Auftreten eines Fehlers überprüft. Informationen über die fehlerhaften Anschlüsse werden lokal in jedem Switch gespeichert. Eine redundante Verbindung zwischen dem Kern und den Switchen hält die Kernverbindung aufrecht, wenn ein Switch oder eine Verbindung zu dem Kern beschädigt ist. Drei Konfigurationen, mit zwei, mit drei und mit vier Switchverbindungen zu einem Kern, werden durch eine numerische Verfügbarkeitsberechnung untersucht. Die fehlertolerante Architektur codifiziert außerdem den Routingalgorithmus. Die Pakete müssen zu jedem Kern auch durch die alternative Verbindung zugestellt werden. Durch diese Erweiterungen kann die Verfügbarkeit und die Performance erhöht werden. Um die Zuverlässigkeit des Systems zu erhöhen, werden transiente Fehler von permanenten Fehlern unterschieden. Hierfür wird die Überprüfung der Verbindungen erweitert. Die Architektur wird dazu verwendet dass fehlerhafte Kerne erkannt werden. Die Operationen werden auf drei identischen Kernen, die an den gleichen Switch angeschlossen sind, ausgeführt. Ist das Ergebnis eines Kerns anders als das von den anderen Kernen, dann wird der fehlerhafte Kern von diesem Switch getrennt. Durch diese dreifach modulare Redundanz steigt die Zuverlässigkeit des Systems.Item Open Access Adaptive simulationsbasierte Diagnose von Verzögerungsfehlern in kombinatorischen Schaltungen(2012) Schneider, EricBei der Chipproduktion können systematische Defekte auftreten, die das Zeitverhalten der Schaltung beeinflussen, sodass die Chips bei Echtzeitbedingungen kleinste Verzögerungsfehler (sog. Small Delays) verursachen. Um fehleranfällige Stellen innerhalb eines Chips ausfindig zu machen und das Layout und die Prozessparameter bei der Herstellung entsprechend anpassen zu können, müssen fehlerhafte Chips diagnostiziert werden. Die genaue logische Diagnose von kleinsten Verzögerungsfehlern ist aufgrund der hohen Komplexität sehr aufwändig, weshalb hierbei typischerweise auf einfache Fehlermodelle, wie z.B. dem Transitionsfehlermodell, zurückgegriffen wird, welche Small Delay Fehler jedoch nur unzureichend abdecken und bei Variationen im Chip irreführend sein können. In dieser Arbeit wird ein neuartiges logisches Diagnoseverfahren vorgestellt, welches mit Hilfe von präziser Zeitsimulation kleinste Verzögerungsfehler in kombinatorischen Schaltkreisen auch unter Variationen effizient und stabil diagnostizieren kann. Hierbei werden die initialen Fehlerkandidaten zunächst mit Hilfe von Effect-Cause Methoden reduziert und anschließend die Defektstelle, sowie die Defektgröße, durch eine selektive Simulation der verbleibenden Kandidaten mit wenigen Simulationsschritten bestimmt. Die Diagnostizierfähigkeit der Methode wird anhand von Experimenten mit gängigen Benchmark Schaltkreisen, sowie industriellen Schaltkreisen gezeigt.