Universität Stuttgart
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Item Open Access Laterally diffused metal oxide semiconductor transistors on ultra-thin single-crystalline silicon(2011) Asif, Ali; Burghartz, Joachim (Prof. Dr. -Ing.)In dieser Arbeit werden die Integration und Optimierung von Lateral Diffundierten Metall-Oxid-Halbleiter (LDMOS)-Transistor-Strukturen auf ultra-dünnen (20 µm) ChipfilmTM Substraten vorgestellt. Die Eigenschaften dieser extrem flach ausgeführten LDMOS-Transistoren werden mithilfe der Simulationswerkzeuge Atlas und Athena von Silvaco eingestellt, optimiert und im Hinblick auf die Einflüsse von Prozessparameterschwankungen untersucht. Der Herstellungsprozess der Chipfilm™-Substrate beginnt mit einem herkömmlichen Bulk-Silizium-Wafer der an der Oberfläche eine 1-2 µm tiefe p+-Schicht erhält. Darauf wird eine epitaktischen Schicht gewachsen, mit der die Chipdicke eingestellt wird. Die sich mit der hohen Epitaxietemperatur ergebende Ausdiffusion aus der vergrabenen p+-Schicht kann die Funktion des LDMOS-Transistors, der in die Epitaxieschicht integriert wird, nachteilig beeinflussen und wird deshalb über den Prozesssimulator Atlas nachgebildet. Die n-Wanne und die n-Implantation des Driftgebietes werden im Herstellungsprozess kombiniert. Hierfür wird ein einziger Diffusionsschrittt bei 1150 OC für 900 Minuten eingesetzt. Das thermische Budget ist so gewählt, dass die vertikale Ausdiffusion von Bor aus der vergrabenen p+-Schicht tolerierbar bleibt. Shallow Trench Isolation (STI) wird verwendet, um gewünschte Dicke des Feldoxids bei einem minimalen thermischen Budget zu erreichen. Eine Implantation zur Einstellung der Schwellenspannung wird nur für den NLDMOS ausgeführt. Das 15 nm dicke Gate-Oxid ist kombiniert mit dem Gateoxid der Niederspannungs Transistoren der 0,5-µm-CMOS-Technologie bei IMS CHIPS. Die Materialabscheidungen für Poly-Gate und Spacer, sowie die Drain- und Source-Implantationen werden mit mithilfe von Standard-Prozessschritten durchgeführt. Der Prozessablauf ist ansonsten vollständig kompatibel mit dem der Hochspannungs-LDMOS-Technologie von IMS CHIPS. Die Eingangs- und Ausgangskennlinien der NLDMOS und PLDMOS werden mithilfe von Messungen auf dem ungesägten Wafer bestimmt Die Kanalbreiten von NLDMOS und PLDMOS betragen 50 µm bzw. 100 µm. Die Kanallänge ist in beiden Fällen 9 µm. Die Messergebnisse zeigen, dass NLDMOS sowohl auf ChipfilmTM Wafern als auch auf Bulk-Referenz-Wafer erwartungsgemäß funktionieren. Der NLDMOS weist eine Durchbruchspannung von > 100 V mit einem Drainstrom von ca. 4,5 mA auf, der etwa halb so groß wie der aus der Simulation erwartete Strom ist. Auf Bulk-Referenz-Wafern ist die Durchbruchspannung der PLDMOS Transistoren etwa 50 V bei einem Drainstrom von ~ 0,3 mA, was 10-mal geringer ist als der simulierte Wert. Auf ChipfilmTM Wafern weisen die PLDMOS Transistoren keine Funktionalität auf. Nach den Messungen auf dem Wafer werden Gräben an den Chip-Kanten geätzt und die ultra-dünnen Chips mithilfe des Pick, Crack & PlaceTM - Verfahrens vom Trägerwafer abgelöst. Die Chips werden auf drei verschiedenen Substraten aufgebaut, auf einem freien Silizium-Wafer, in einem 24-poligen Keramik-Gehäuse und auf einer Polyimid-Folie. Die elektrischen Eigenschaften werden in jedem Fall zunächst im flachen Zustand gemessen. Der Abfall des Drain-Stroms wird als Indikator des Grades der Eigenerwärmung verwendet. Der Abfall des Drain-Stroms infolge Eigenerwärmung ist minimal (10%) beim Bulk Referenz-Wafer. Beim ChipfilmTM -Wafer ist der Wert erhöht auf 24%, d.h. der thermische Widerstand ist in diesem Fall beinahe 3-mal höher als der des Bulk Referenz-Wafers. Der Grund für diesen Unterschied ist der effektiv höhere thermische Widerstand im Bereich der vergrabenen Hohlräume auf den ChipfilmTM Wafern, die den Wärmefluss von der aktiven Schicht zum gekühlten Substrat hin erhöhen. Auf Polyimid-Folie beträgt der Abfall des Drain-Stroms sogar 35%. Der interne Temperaturanstieg berechnet sich zu mindestens 13 OC für den Bulk-Referenz-Wafer und bis zu 40 OC im Falle der Polyimid-Folie. Die Chips auf Folien sind auch unter Biegebeanspruchung gemessen worden. Der Biegeradius wird von 100 mm bis 7,5 mm variiert, was einer Zugspannung von bis zu 200 MPa entspricht. Die Messungen werden sowohl für Längs-und Querrichtung durchgeführt, um so longitudinalen sowie transversalen Stress relativ zu Stromfluss in Kanal einzuprägen. Der NLDMOS zeigt die erwartete Zunahme des Drain-Strom in beiden Fällen, wobei der größere Anstieg für die longitudinale Ausrichtung gemessen wird.Item Open Access Short-channel organic thin-film transistors : fabrication, characterization, modeling and circuit demonstration(2014) Zaki, Tarek; Burghartz, Joachim N. (Prof. Dr.-Ing.)Plastic electronics based on organic thin-film transistors (OTFTs) pave the way for cheap, flexible and large-area products. Over the past few years, OTFTs have undergone remarkable progress in terms of reliability, Performance and scale of integration. This work takes advantage of high-Resolution Silicon stencil masks to build air-stable complementary OTFTs using a low-temperature fabrication process. Many factors contribute to the allure of this technology; the masks exhibit excellent stiffness and stability, thus allowing to pattern the OTFTs with submicrometer channel lengths and superb device uniformity. Furthermore, the OTFTs employ an ultra-thin gate dielectric that provides a sufficiently high capacitance of the order of 1 uF/cm^2 to enable the transistors to operate at voltages as low as 3 V. The critical challenges in this development are the subtle mechanisms that govern the properties of the aggressively-scaled OTFTs. These mechanisms, dictated by device physics, have to be described and implemented into circuit design tools to ensure adequate simulation accuracy. This is particularly beneficial to gain deeper insight into materials-related limitations. The primary objective of this work is to bridge the gap between device modeling and mixed-signal circuits by establishing an OTFT compact model, together with realizing the world-fastest organic digital-to-analog converter (DAC). A unified model that captures the essence in the static/dynamic behavior of the OTFTs is derived. Approaches to incorporate the implicit bias-dependent parasitic effects in the model are elucidated and accordingly a reliable fit to experimental data of OTFTs with different dimensions is obtained. It is demonstrated that the charge storage behavior in the intrinsic OTFTs agrees very well with Meyer's capacitance model. Moreover, the first comprehensive study of the frequency response of OTFTs using S-Parameter characterization is presented. In view of the low supply voltage and air stability, a record cutoff frequency of 3.7 MHz for a channel length of 0.6 um and a gate overlap of 5 um is accomplished. Finally, a 6-bit current-steering DAC, comprising as many as 129 OTFTs, is designed. The converter achieves a thousand-fold faster update rate (100 kS/s) than prior state of the art.Item Open Access Hybrid system-in-foil integration and interconnection technology based on adaptive layout technique(2019) Alavi, Golzar; Burghartz, Joachim N. (Prof. Dr.-Ing.)The Hybrid System-in-Foil (HySiF) including ultra-thin embedded silicon chips in polymer foil in combination with large area electronics, such as organic thin-film transistors (OTFTs), capacitive sensors, antennas, and strain gauges is a promising technological solution for the next generation of consumers in the field of flexible electronics. This work mainly contributes to developing the CMOS-compatible process flow to embed and interconnect ultra-thin silicon chips inside polymer foil in combination with other devices. The fine-pitch (10 µm) chip to foil interconnectivity is pursued by relocating the active pads on a silicon chip to the foil periphery, therefore, saving silicon area and costs and providing a far larger I/O count is possible. The Chip-Film Patch (CFP) concept is suitable for HySiF technology. However, limitations often exist due to restriction in processing methods and incompatibility of the material with an IC processing fabrication line. These issues and corresponding solutions are treated in this thesis. Besides optimization of the already published concept of two-polymer CFP and bringing that to fabrication level, key aspects of this dissertation are: - The process flow development of face-up low-stress CFP technology to avoid the coefficient of thermal expansion (CTE) mismatch between embedded silicon chips, deposited polymer layers, and silicon substrate carrier. - The fabrication process of the face-down CFP technology to minimize topography on top of the embedded chip, thus, reaching finer pitch and pad size. Embedding devices with different thickness and chip backside processing are other advantages of the face-down CFP technology. - The challenge of unwanted rotation and positioning offset after chip embedding on foil using an adaptive layout technique based on laser direct writer lithography. Using the adaptive layout technique, wafer level embedding and interconnecting of multiple silicon chips as a HySiF become possible. The overlay accuracy below 1 µm in x-axis and y-axis for any arbitrary position of the embedded chip is achieved. - The thermal behavior of power chips embedding in polymer foil and self-heating phenomenon and corresponding cooling methods, such as heat spreader on the chip’s backside. - The CMOS-compatible process flow to fabricate a rigid mm-wave patch antenna and flexible dipole antenna in polymer foil with antennas that are fabricated, measured, and high-frequency properties of the polymer packages are extracted.Item Open Access Adaptive triple-fed antenna and thinned RF-chip integration into ultra thin flexible polymer foil(2023) Fischer-Kennedy, Serafin B.; Özbek, Sefa; Wang, Shuo; Grözing, Markus; Hesselbarth, Jan; Berroth, Manfred; Burghartz, Joachim