Universität Stuttgart
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Item Open Access Laterally diffused metal oxide semiconductor transistors on ultra-thin single-crystalline silicon(2011) Asif, Ali; Burghartz, Joachim (Prof. Dr. -Ing.)In dieser Arbeit werden die Integration und Optimierung von Lateral Diffundierten Metall-Oxid-Halbleiter (LDMOS)-Transistor-Strukturen auf ultra-dünnen (20 µm) ChipfilmTM Substraten vorgestellt. Die Eigenschaften dieser extrem flach ausgeführten LDMOS-Transistoren werden mithilfe der Simulationswerkzeuge Atlas und Athena von Silvaco eingestellt, optimiert und im Hinblick auf die Einflüsse von Prozessparameterschwankungen untersucht. Der Herstellungsprozess der Chipfilm™-Substrate beginnt mit einem herkömmlichen Bulk-Silizium-Wafer der an der Oberfläche eine 1-2 µm tiefe p+-Schicht erhält. Darauf wird eine epitaktischen Schicht gewachsen, mit der die Chipdicke eingestellt wird. Die sich mit der hohen Epitaxietemperatur ergebende Ausdiffusion aus der vergrabenen p+-Schicht kann die Funktion des LDMOS-Transistors, der in die Epitaxieschicht integriert wird, nachteilig beeinflussen und wird deshalb über den Prozesssimulator Atlas nachgebildet. Die n-Wanne und die n-Implantation des Driftgebietes werden im Herstellungsprozess kombiniert. Hierfür wird ein einziger Diffusionsschrittt bei 1150 OC für 900 Minuten eingesetzt. Das thermische Budget ist so gewählt, dass die vertikale Ausdiffusion von Bor aus der vergrabenen p+-Schicht tolerierbar bleibt. Shallow Trench Isolation (STI) wird verwendet, um gewünschte Dicke des Feldoxids bei einem minimalen thermischen Budget zu erreichen. Eine Implantation zur Einstellung der Schwellenspannung wird nur für den NLDMOS ausgeführt. Das 15 nm dicke Gate-Oxid ist kombiniert mit dem Gateoxid der Niederspannungs Transistoren der 0,5-µm-CMOS-Technologie bei IMS CHIPS. Die Materialabscheidungen für Poly-Gate und Spacer, sowie die Drain- und Source-Implantationen werden mit mithilfe von Standard-Prozessschritten durchgeführt. Der Prozessablauf ist ansonsten vollständig kompatibel mit dem der Hochspannungs-LDMOS-Technologie von IMS CHIPS. Die Eingangs- und Ausgangskennlinien der NLDMOS und PLDMOS werden mithilfe von Messungen auf dem ungesägten Wafer bestimmt Die Kanalbreiten von NLDMOS und PLDMOS betragen 50 µm bzw. 100 µm. Die Kanallänge ist in beiden Fällen 9 µm. Die Messergebnisse zeigen, dass NLDMOS sowohl auf ChipfilmTM Wafern als auch auf Bulk-Referenz-Wafer erwartungsgemäß funktionieren. Der NLDMOS weist eine Durchbruchspannung von > 100 V mit einem Drainstrom von ca. 4,5 mA auf, der etwa halb so groß wie der aus der Simulation erwartete Strom ist. Auf Bulk-Referenz-Wafern ist die Durchbruchspannung der PLDMOS Transistoren etwa 50 V bei einem Drainstrom von ~ 0,3 mA, was 10-mal geringer ist als der simulierte Wert. Auf ChipfilmTM Wafern weisen die PLDMOS Transistoren keine Funktionalität auf. Nach den Messungen auf dem Wafer werden Gräben an den Chip-Kanten geätzt und die ultra-dünnen Chips mithilfe des Pick, Crack & PlaceTM - Verfahrens vom Trägerwafer abgelöst. Die Chips werden auf drei verschiedenen Substraten aufgebaut, auf einem freien Silizium-Wafer, in einem 24-poligen Keramik-Gehäuse und auf einer Polyimid-Folie. Die elektrischen Eigenschaften werden in jedem Fall zunächst im flachen Zustand gemessen. Der Abfall des Drain-Stroms wird als Indikator des Grades der Eigenerwärmung verwendet. Der Abfall des Drain-Stroms infolge Eigenerwärmung ist minimal (10%) beim Bulk Referenz-Wafer. Beim ChipfilmTM -Wafer ist der Wert erhöht auf 24%, d.h. der thermische Widerstand ist in diesem Fall beinahe 3-mal höher als der des Bulk Referenz-Wafers. Der Grund für diesen Unterschied ist der effektiv höhere thermische Widerstand im Bereich der vergrabenen Hohlräume auf den ChipfilmTM Wafern, die den Wärmefluss von der aktiven Schicht zum gekühlten Substrat hin erhöhen. Auf Polyimid-Folie beträgt der Abfall des Drain-Stroms sogar 35%. Der interne Temperaturanstieg berechnet sich zu mindestens 13 OC für den Bulk-Referenz-Wafer und bis zu 40 OC im Falle der Polyimid-Folie. Die Chips auf Folien sind auch unter Biegebeanspruchung gemessen worden. Der Biegeradius wird von 100 mm bis 7,5 mm variiert, was einer Zugspannung von bis zu 200 MPa entspricht. Die Messungen werden sowohl für Längs-und Querrichtung durchgeführt, um so longitudinalen sowie transversalen Stress relativ zu Stromfluss in Kanal einzuprägen. Der NLDMOS zeigt die erwartete Zunahme des Drain-Strom in beiden Fällen, wobei der größere Anstieg für die longitudinale Ausrichtung gemessen wird.