Monolithisch integrierter 28 GS/s 6 Bit Digital/Analog-Wandler für Echtzeitanwendungen

Abstract

Schnelle D/A-Wandler in CMOS-Technologie sind aufgrund der Integrationsmöglichkeit mit einem DSP auf einem CMOS-Chip sehr attraktiv. Die Systemintegration eröffnet eine Vielzahl von Anwendungsmöglichkeiten, insbesondere in der optischen oder ultrabreitbandingen Telekommunikation. Der in dieser Arbeit veröffentlichte D/A-Wandler wurde im Rahmen des europäischen Projektes „100GET“ für die optische Datenübertragung mit Datenraten bis zu 100 Gbit/s entwickelt. Dabei werden moderne Modulationsformate, wie beispielsweise OFDM, eingesetzt. Ein vollintegrierter OFDM-Sender besteht aus sehr schnellen D/A-Wandlern und einem DSP, um eine schnelle inverse Fouriertransformation durchzuführen. Im Sender werden beim Einsatz von optischen Polarisationsmultiplexverfahren vier solcher D/A-Wandler mit Abtastraten bis zu 25 GS/s und einer nominalen Auflösung von 6 Bit benötigt. Der D/A-Wandler muss diese Anforderungen erfüllen und in Echtzeitexperimenten einsetzbar sein. Aufgrund der Echtzeitschnittstelle kann der D/A-Wandler auch als Arbiträrsignalgenerator verwendet werden. Der Entwurf von sehr schnellen D/A-Wandlern in einer CMOS-Technologie ist anspruchsvoll, da die Transitfrequenzen und die Spannungsverstärkung der MOSFETs begrenzt sind. D/A-Wandler mit Abtastraten im sehr hohen GS/s-Bereich werden gewöhnlich in einer InP- oder BiCMOS-Technologie mit sehr viel höherer Transitfrequenz und Spannungsverstärkung der Transistoren entworfen. Der vorliegende D/A-Wandler ist in einer 90 nm CMOS-Technologie mit vergleichsweise geringer Transitfrequenz der Transistoren realisiert. Daher müssen verschiedene Schaltungstechniken und eine auf die Anforderungen optimierte Wandlerarchitektur eingesetzt werden: • Einsatz der Stromschaltertechnik • Induktive Spannungsüberhöhung der Takttreiber • D/A-Wandlung basierend auf geschalteten Stromquellen • Entwurf einer zweifach zeitverschachtelten Struktur • Entwurf einer 4:2 pseudo-segmentierten Architektur • Entwurf einer Echtzeitschnittstelle mit Auswertelogik, um die Synchronität der digitalen Eingangsdaten sicherzustellen Im Kapitel 2 und 3 werden diese Techniken und die notwendigen systemtheoretischen und schaltungstechnischen Grundlagen für den D/A-Wandler Entwurf vorgestellt. Kapitel 4 beinhaltet den vollständigen Schaltungsentwurf und das Layout des Wandlers in einer 90 nm CMOS-Technologie. Der Entwurf ist in drei Schritten dargestellt. Zunächst werden die benötigten Grundgatter vorgestellt. Anschließend werden mit Hilfe der Grundgatter die Schaltungskomponenten des Wandlers entwickelt. Danach wird die zweifach zeitverschachtelte Gesamtarchitektur aus den verschiedenen Schaltungskomponenten aufgebaut. Die entwickelte Gesamtarchitektur ist unter Berücksichtigung von Layouteffekten durch Simulationen verifiziert. Alle Simulationen sind bei der Zielabtastrate von 25 GS/s durchgeführt und umfassen Größen wie SNDR, ENOB, SFDR und die Ausgangsbandbreite des Wandlers. Die Erfüllung der Spezifikationen muss ebenfalls durch Messungen nachgewiesen werden. Daher sind die D/A-Wandler für eine vollständige Charakterisierung auf HF-Platinen aufgebaut. In Kapitel 5 werden die dafür notwendige Aufbau- und Messtechnik vorgestellt. Kapitel 6 beinhaltet die Messaufbauten und Messergebnisse. Zunächst werden statische und dynamische Messungen direkt auf dem Siliziumschaltkreis durchgeführt. Die statischen Messungen umfassen dabei die Bestimmung der charakteristischen Größen INL, DNL und die Fehlpassung der zeitverschachtelten Kerne. Dynamische Messungen werden durchgeführt, um die maximale Abtastrate, die bitratenflexible Arbeitsweise, die Ausgangsbandbreite und das Tastverhältnis des analogen Ausgangs des Wandlers zu bestimmen. Für die SFDR Messungen und die Erzeugung von Arbiträrsignalen werden die aufgebauten Wandler eingesetzt. Es kann ein SFDR Wert größer 40 dB über dem gesamten Nyquistband bei einer Abtastrate von 400 MS/s nachgewiesen werden. Dieser Messaufbau wird weiterhin für die Erzeugung von Arbiträrsignalen und UWB-Sendeimpulsen bei Abtastraten bis zu 1,12 GS/s eingesetzt. Die verschiedenen Messungen bestätigen die korrekte bitratenflexible Funktion des Wandlers bei synchronen digitalen Eingangsdaten bis zu Abtastraten von 28 GS/s. Die Funktionalität der Auswertelogik der Hochgeschwindigkeits-Echtzeitschnittstelle und der automatisierte Synchronisierungsprozess sind durch Messungen bei einer Abtastrate von 2 GS/s nachgewiesen. Das Kapitel 8 untersucht die Eignung der entwickelten pseudo-segmentierten D/A-Wandlerarchitektur für nominale Auflösungen von 8 Bit und Abtastraten bis zu 32 GS/s in einer 65 nm CMOS-Technologie. Es werden Untersuchungen bezüglich des Technologieeinflusses, dem optimalen Segmentierungsgrad und der optimalen Architektur durchgeführt. Die Ergebnisse zeigen, dass die entwickelte pseudo-segmentierte Architektur einen sehr guten Kompromiss hinsichtlich maximal erzielbarer Abtastrate, effektiver Auflösung, Leistungsverbrauch und Chipfläche darstellt.

High-speed DACs in CMOS technology are very attractive in terms of integration with a DSP on a single chip. The overall system integration opens a wide range of applications, e.g. in optical or ultra-wide band communications. The DAC of this work is developed in line with the European 100 GET project for 100 Gbit/s optical communication systems using modern modulation formats like OFDM. An integrated OFDM transmitter requires high-speed DACs as well as a DSP, because an inverse fast Fourier transform is done in the transmit path. Up to four high-speed DACs with 6 bit nominal resolution and a maximum sampling rate of 25 GS/s are required on the transmitter side if polarization multiplexing is applied. The DAC of this work has to fulfil these specifications and must be applicable in real-time experiments and setups. Due to the real-time interface, the DAC can also be used as an arbitrary waveform generator. Realizing high-speed DACs in CMOS technology is challenging since the transit frequency and voltage gain of the MOSFETs are limited. Usually DACs with sampling rates in the high GS/s-range are realized in an InP or BiCMOS technology offering much higher transit frequency and voltage gain. The DAC of this work is realized in a 90 nm CMOS technology with much lower transit frequency than the latest CMOS technology nodes. Therefore several techniques have to be used in the DAC circuit design and architecture to fulfil the specifications: • Use of current mode logic (CML) • Inductive peaking of the clock path buffers • Digital-to-analog conversion based on current steering • Implementation of a twofold time-interleaved DAC architecture • Implementation of a 4:2 pseudo-segmented DAC architecture • Implementation of a real-time interface with evaluation logic to check data synchronization A detailed view on these techniques and the theoretical background needed for the DAC circuit design is given in chapter 2-3 of this work. In Chapter 4 the main part of this work, i.e. the full custom circuit design and layout of the DAC in a 90 nm CMOS technology are presented. The full custom design of the DAC is shown in three steps. Firstly, the circuit design, dimensioning and layout of the basic gates needed for the DAC are introduced. Secondly, the DAC components are built up with the basic gates. In the last step the DAC architecture is realized using the different DAC components. At the end of the chapter, simulation results of the overall DAC architecture covering layout effects are showcased. All simulations are done at a sampling rate of 25 GS/s including SNDR, ENOB, SFDR and output bandwidth results. The results proof the fulfilment of the specifications. The compliance with the specifications has to be proven by measurements, too. Therefore the DACs must be built up on PCBs. Chapter 5 covers the DAC assembly including the corresponding measurement systems, i.e. FPGA programming. Chapter 6 presents the different measurement setups and results. Static and dynamic on-wafer measurements are done first. The static on-wafer measurements cover the DAC transfer functions, INL, DNL and mismatch between the two interleaved channels. Dynamic measurements are performed to determine the maximum sampling rate, bit rate flexible operation, output bandwidth and duty cycle of the DACs. The DAC achieves the specified sampling rate of 25 GS/s using a 90 nm CMOS technology. For SFDR measurements and the generation of arbitrary waveforms the assembled DACs have to be used. A SFDR value larger than 40 dB is measured over the whole Nyquist band at a sampling rate of 400 MS/s. The result matches very well with the simulation and proofs the proper function of the DAC when the digital input data is synchronous. This setup is also used to generate arbitrary waveforms and impulses for UWB communication systems up to 1.12 GS/s. The functionality of the DAC’s synchronization evaluation logic unit and the automated synchronization process are proven by measurements at a sampling rate of 2 GS/s. A slow digital sine wave is successfully synchronized at a sampling rate of 2 GS/s. Chapter 8 of this work investigates the suitability of the realized pseudo-segmented DAC architecture for a nominal resolution of 8 bit and a maximum sampling rate of 32 GS/s in a 65 nm CMOS technology. First of all the influence of the technology change and the optimal degree of segmentation are examined. Then the realized pseudo-segmented architecture is compared to a classical binary-to-thermometer decoded architecture. The influence of a R2R network to weight the binary current sources is investigated, too. Finally this chapter concludes that the pseudo-segmented architecture is an optimal trade-off in terms of maximum sampling rate, effective resolution, power consumption and chip area.